This paper presents an offset error compensation algorithm for the accurate phase angle of the grid voltage in single-phase grid-connected inverters. The offset error generated from the grid voltage measurement process cause the fundamental harmonic component with grid frequency in the synchronous reference frame phase lock loop (PLL). As a result, the grid angle is distorted and the power quality in power systems is degraded. In addition, the dq-axis currents in the synchronous reference frame and phase current have the dc component, first and second order ripples compared with the grid frequency under the distorted grid angle. In this paper, the effects of the offset and scaling errors are analyzed based on the synchronous reference frame PLL. Particularly, the offset error can be estimated from the integrator output of the synchronous reference frame PLL and compensated by using proportional-integral controller. Moreover, the RMS (Root Mean Square) function is proposed to detect the offset error component. The effectiveness of the proposed algorithm is verified through simulation and experiment results.
This study proposes a high-performance current control algorithm for a diode-bridge-type single-phase boost power factor correction (PFC) converter. The conventional asynchronous single-phase current controllers that directly control AC-type current tend to be accompanied by steady-state errors due to their poor dynamic characteristics for the transient-state, which can be attributed to bandwidth limitations and phase delays. In the proposed algorithm, an ideal current control with minimal phase delays and steady-state errors can be achieved by using a virtual DQ synchronous reference frame and by controlling the synchronous reference frame excluding the frequency component in the single-phase system. The performance of the conventional asynchronous single-phase current controller is compared with that of the proposed algorithm through simulation and experiments, and the results have confirmed the superiority of the latter.
본 논문에서는 계통연계인버터용 정지좌표기반 전류제어알고리즘을 제안한다. PI 제어기는 계통 연결 인버터의 전류 제어기로 사용되고 있다. 정지좌표기반 PI 제어기를 사용할 경우, AC 신호 제어로 인하여 정상 상태 오류와 위상지연현상이 발생한다. 본 논문에서는 전향보상기를 추가하여 명령 추적 성능을 높이고 과도 응답을 개선하는 방법을 제안한다. 또한 계통 전압을 외란으로 사용하여 계통 오류 발생 시 시스템을 보호하기 위해 외란을 측정 및 제거하는 제어 방법을 제안한다. 제안된 제어 방법은 수학적으로 유도하고 전달 함수로 표현하였으며 시뮬레이션을 통하여 검증하였다.
In low bit-rate video transmission, the payload of a single packet can often contain a whole coded frame due to the high compression ratio in both spatial and temporal domains of most modern video coders. Thus, the loss of a single packet not only causes the loss of a whole frame, but also produces error propagation into subsequent frames. In this paper, we propose a novel whole frame error concealment algorithm which reconstructs the first of the subsequent frames instead of the current lost frame to suppress the effects of error propagation. In the proposed algorithm, we impose a constraint which uses side match distortion (SMD) and overlapped region difference (ORD) to estimate motion vectors between the target reconstructed frame and its reference frame. SMD measures the spatial smoothness connection between a block and its neighboring blocks. ORD is defined as the difference between the correlated pixels which are predicted from one reference pixel. Experimental results show that the proposed algorithm effectively suppresses error propagation and significantly outperforms other conventional techniques in terms of both peak signal-to-noise ratio performance and subjective visual quality.
실감형 360도 미디어는 기존 영상보다 고품질, 초대용량으로 영상의 크기가 크며, 다양한 렌더링 방식을 사용하여 기존방식으로 이미지 처리할 경우 영상인식 속도가 느려지는 문제가 있다. 또한, 실감형 360도 미디어의 특성상 특정 장소에서 카메라를 고정시켜 한 장면만 촬영하는 경우가 대부분이기 때문에, 모든 영상에서 특징정보를 추출할 필요가 없다. 본 논문에서는 실감형 360 미디어의 프레임 추출과정, 프레임 다운사이징, 구형 형태의 렌더링 과정을 거치고, 렌더링 과정에서 영상을 16개 프레임으로 분할 캡처하여 캡처된 프레임에서 객체 정보가 많은 중앙 부분에서 픽셀당 RGB 벡터와 딥 러닝을 이용하여 객체를 추출한 뒤, 객체 특징정보를 이용하여 대표 프레임을 선정하는 방법을 제안한다.
In this paper, a modeling method for the vibration analysis of rotating structures employing multi-reference frames is presented. The geometric stiffening effect that results from centrifugal inertia force is considered. In most previous studies single reference frame has been employed for the analysis. In the present study, a modeling method employing multi-reference frames is presented, and the effects of employing multi-reference frames on the analysis accuracy are investigated through solving numerical examples.
In this paper, a modeling method for the vibration analysis of rotating structures employing multi-reference frames is presented. The geometric stiffening effect that results from centrifugal inertia force is considered. In most previous studies single reference frame has been employed for the analysis. In the present study, a modeling method employing multi-reference frames is presented, and the effects of employing multi-reference frames on the analysis accuracy are investigated through solving numerical examples.
In this paper, a modeling method for the vibration analysis of rotating structures composed of beams and shells employing multi-reference frames is presented. The rotary inertia effect and the geometric stiffening effect that results from centrifugal inertia force we considered for beams and shells with lumped mass model. In most previous studies, single reference frame has been employed for the vibration analysis. In the present study, a modeling method employing multi-reference frames is presented and the effects of employing multi-reference frames on the analysis accuracy are investigated through solving numerical examples.
다중 참조 영상을 이용한 가변 블록 크기의 움직임 예측 및 보상 기법이 부호화 효율을 높이기 위해 H.264/AVC에 채택되었다. 하지만 움직임 예측 및 보상으로 인한 계산량은 다중 참조 영상과 가변 블록의 수에 비례하여 증가한다. 본 논문에서는 화질은 유지하며 계산량을 줄이기 위한 새로운 고속 참조 영상선택 방법을 제안한다. 먼저 다중 참조 영상들에 대해서 $4{\times}4$ 블록의 SAD값을 이용하여 움직임 벡터 참조 지도를 만든다. 다음으로 가변 블록 크기의 움직임 예측 및 보상이 움직임 벡터 참조 지도를 활용하여 실시된다. 제안하는 방법은 H.264/AVC 표준과 비교하여 BDPSNR은 평균적으로 0.01dB 나빠지고 BDBR은 약 0.27% 증가하지만 영상 부호화 속도를 약 38% 단축시킨다.
본 논문에서는 H.264/AVC 인코더의 성능 향상을 위해 다중 참조 프레임 기법과 묵시적 가중 예측 기법을 이용하고 낮은 외부 메모리 접근율을 위해 이전 참조 프레임 데이터를 재사용하는 인터 예측기 하드웨어 구조를 제안한다. 참조 소프트웨어JM16.0과 비교하여 참조 프레임 접근율이 약 24%만큼 감소하고 참조 영역 메모리가 약 46%만큼 감소하였다. 통합 구조는 Verilog HDL로 설계되고 Magnachip 0.18um공정으로 합성한 결과 게이트 수는 약 2,061k 이고 91Mhz로 동작한다.
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[게시일 2004년 10월 1일]
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