• E2M - 전기 전자와 첨단 소재
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• 제7권5호
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• pp.376-382
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• 1994

In this study we developed a program(DEVSIM) to simulate the two dimensional distribution of the electrostatic potential and the electric field of the arbitrary structure consisting of GaAs/AlGaAs semiconductor and metal as well as dielectric. By the comparision of the electric field distribution of GaAs MESFETs with the various recess gates we proposed a suitable device structure to improve the breakdown characteristics of MESFET. According to the results of simulation the breakdown characteristics were improved as the thickness of the active epitaxial layer was decreased. And the planar structure, which had the highly doped layer under the drain for the ohmic contact, was the worst because the highly doped layer prevented the space charge layer below the gate from extending to the drain, which produced the narrow spaced distribution of the electrostatic potential contours resulting in the high electric field near the drain end. Instead of the planar structure with the highly doped drain the recess gate structure having the highly doped epitaxial drain layer show the better breakdown characteristics by allowing the extention of the space charge layer to the drain. Especially, the structure in which the part of the drain epitaxial layer near the gate show the more improvement of the breakdown characteristics.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.125-125
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• 2011

Silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조를 가진 플래쉬 메모리 소자는 기존의 floating gate (FG)를 이용한 플래쉬 메모리 소자에 비해 구동 전압이 낮고, 공정 과정이 간단할 뿐만 아니라 비례 축소가 용이하다는 장점 때문에 차세대 플래쉬 메모리 소자로 많은 연구가 진행되고 있다. SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구가 소자의 성능 향상에 필요하다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 recess field 의 깊이에 따른 변화를 조사하였다. 게이트의 길이가 30nm 이하인 SONOS 구조를 가진 플래쉬 메모리 소자의 구조에서 recess field의 깊이의 변화에 따른 소자의 전기적 특성을 삼차원 시뮬레이션 툴인 sentaurus를 사용하여 계산하였다. 커플링 효과를 확인하기 위해 선택한 셀의 문턱전압이 주변 셀들의 프로그램 상태에 미치는 영향을 관찰하였다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 셀 사이에 recess field 를 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 시뮬레이션 결과는 recess field 깊이가 증가함에 따라 인접 셀 간 발생하는 간섭현상의 크기가 감소한 반면에 subthreshold leakage current가 같이 증가함을 보여주었다. SONOS 구조를 가진 플래쉬 메모리 소자의 성능향상을 위하여 recess field의 깊이를 최적화 할 필요가 있다.

• Korean Chemical Engineering Research
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• 제60권2호
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• pp.313-319
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• 2022

HfO₂을 게이트 산화막으로 갖는 AlGaN/GaN 기반 고이동도 전계효과 트랜지스터(high electron mobility transistor, HEMT)의 노멀리 오프(normally-off) 작동 구현을 위하여 게이트 리세스(gate-recess) 깊이에 따른 소자 특성이 시뮬레이션을 통하여 분석되었다. 전통적인 HEMT 구조, 3 nm의 두께를 갖는 게이트 리세스된 HEMT 구조, 게이트 영역에 AlGaN 층을 갖지 않는 HEMT 구조가 모사되었다. 전통적인 HEMT 구조는 노멀리 온(normally-on) 특성을 나타내었으며, 0 V의 게이트 전압 및 15 V의 드레인 전압 환경에서 0.35 A의 드레인 전류 특성을 나타내었다. 3 nm의 두께를 갖는 게이트 리세스된 HEMT 구조는 2DEG(2-dimensional electron gas) 채널의 전자 농도 감소로 인해, 같은 전압 인가 조건에서 0.15 A의 드레인 전류 값을 보였다. 게이트 영역에 AlGaN 층을 갖지 않는 HEMT 구조는 뚜렷한 노멀리 오프 동작을 나타내었으며, 0 V의 동작전압 값을 확인할 수 있었다.

• ETRI Journal
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• 제13권4호
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• pp.10-24
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• 1991

본 연구에서는 기상 성장법 (VPE : vapor phase epitaxy) 으로 성장된 $n^+(Si:2X10^18cm^-3)$/$n(Si:1x10^17cm^-3)$구조의 시편 위에 SiN 과 감광막 등 식각 선택비가 서로 다른 두 물질로 보호된 소스와 드레인 사이의 게이트 형성 영역을 건식식각과 습식식각방법으로 리세스 에칭을 하여 형성한 후, 게이트를 자기정렬하여 형성시킬 수 있는 이중 리세스공정 기술을 개발하였고, 이를 통하여 전력용 MESFET 소자를 제작하였다.게이트 형성부분의 wide recess 폭은 건식식각으로 SiN을 측면식각(lateral etch) 함으로써 조절하였는데, 이 방법을 사용하여 MESFET 소자의 임계전압을 조절할 수 있고, 동시에 소스-드레인 항복전압을 30V 까지 향상시킬 수 있었다. 소스-드레인 항복전압은 wide recess 폭이 증가함에 따라, 그리고 게이트 길이가 길어짐에 따라 증가하는 경향을 보여주었다. 이 방법으로 제작한 여러종류의 MESFET 중에서 게이트 길이가 $2\mum$이고 소스-게이트 간격이 $3 \mum$인 MESFET의 전기적 특성은 최대 트랜스컨덕턴스가 120 mS/mm, 게이트 전압이 0.8V 일 때 포화드레인전류가 170~190mA/mm로 나타났다. 제작된 MESFET이 ($NH_4$)$_2$$S_x$ 용액에 담금처리될때 , 공기중에 노출된 게이트-드레인 사이의 n-GaAs층의 표면이 유황으로 보호되어 공기노출에 의한 표면 재산화막의 형성이 억제되었기 때문으로 사료된다.

• 한국진공학회지
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• 제22권6호
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• pp.335-340
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• 2013

본 논문은 InP 식각정지층을 갖는 MHEMT 소자의 항복전압을 증가시키기 위한 시뮬레이션 설계 논문이다. MHEMT 소자의 게이트 리세스 구조 및 채널 구조를 변경하여 시뮬레이션을 수행하였고 비교 분석하였다. MHEMT 소자의 드레인 측만을 완전히 제거한 비대칭 게이트 리세스 구조인 경우 $I_{dss}$ 전류가 90 mA에서 60 mA로 줄어들지만 항복 전압은 2 V에서 4 V로 증가함을 확인하였다. 이는 $Si_3N_4$ 보호층과 InAlAs 장벽층 사이의 계면에서 형성되는 전자-포획 음의 고정전하로 인해 채널층에서의 전자 공핍이 심화되어 나타나는 현상으로 이는 채널층의 전류를 감소시켜 충돌이온화를 적게 형성시켜 항복전압을 증가시킨다. 또한, 동일한 구조의 비대칭 게이트 리세스 구조에서 채널층을 InGaAs/InP 복합 채널로 바꾸어 설계한 구조에서는 항복전압이 5 V로 증가하였다. 이는 높은 드레인 전압에서 InP 층의 적은 충돌이온화와 이동도로 인해 전류가 더 감소했기 때문이다.

• 전기전자학회논문지
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• 제13권4호
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• pp.23-27
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• 2009

실리콘 기판 상에 MBE (molecular beam epitaxy)로 형성된 GaSb 기반 p-channel HEMT 소자를 제작하기 위하여 오믹 접촉 형성 공정과 식각 공정을 연구하였다. 먼저 각 소자의 절연을 위한 메사 식각 공정 연구를 수행하였으며, HF기반의 습식 식각 공정과 ICP(inductively coupled plasma)를 이용한 건식 식각 공정이 모두 사용되었다. 이와 함께 소스/드레인 영역 형성을 위한 오믹 접촉 형성 공정에 관한 연구를 진행하였으며 Ge/Au/Ni/Au 금속층 및 $300^{\circ}C$ 60초 RTA공정을 통해 $0.683\;{\Omega}mm$의 접촉 저항을 얻을 수 있었다. 더불어 HEMT 소자의 게이트 형성을 위한 게이트 리세스 공정을 AZ300 현상액과 citric산 기반의 습식 식각을 이용하여 연구하였으며, citric산의 경우 소자 구조에서 캡으로 사용된 GaSb와 베리어로 사용된 AlGaSb사이에서 높은 식각 선택비를 보였다.

• 한국진공학회지
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• 제20권5호
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• pp.345-355
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• 2011

GaAs나 InP 기반의 high electron mobility transistor (HEMT) 소자들은 우수한 마이크로파 및 밀리미터파 주파수 특성 및 이에 따른 우수한 저잡음 특성을 가지고 있다. GaAs 기판 위에 점진적으로 성장된 메타몰픽(Metamorphic) HEMTs (MHEMTs)는 InP 기판 위에 성정한 HEMT에 비해 비용 측면에서 커다란 장점을 가지고 있다. 본 논문에서는 이러한 MHEMT의 DC/RF 소신호 특성을 예측하기 위하여 InAlAs/InGaAs/GaAs MHEMT 소자들의 DC/RF 소신호 주파수 특성을 시뮬레이션하였다. 2차원 소자 시뮬레이터의 hydrodynamic 전송 모델을 사용하여 $In_{0.52}Al_{0.48}As/In_{0.53}Ga_{0.47}As$ 이종접합 구조를 갖는 제작된 0.1-${\mu}m$ ${\Gamma}$-게이트 MHEMT 소자에 대하여 파라미터 보정 작업을 수행한 후, MHEMT 소자들에 대해 DC 특성 및 RF 소신호 주파수 특성을 시뮬레이션하고 실험 데이터와 비교 분석하였다. 또한, 게이트 리세스 구조에 따른 MHEMT 소자들의 DC/RF 특성을 시뮬레이션하고 비교 분석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.406-406
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• 2010

일반적으로, 나노스케일의 MOS 소자에서는 게이트 절연체 두께가 감소함에 따라 tunneling effect의 증가로 인해 PID (plasma induced damage)로 인한 소자 특성 저하 현상을 감소하는 추세로 알려져 있다. 하지만 요즘 많이 사용되고 있는 high-k 게이트 절연체의 경우에는 오히려 더 많은 charge들이 trapping 되면서 PID가 오히려 더 심각해지는 현상이 나타나고 있다. 이러한 high-k 게이트 식각 시 현재는 주로 Hf-based wet etch나 dry etch가 사용되고 있지만 gate edge 영역에서 high-k 게이트 절연체의 undercut 현상이나 PID에 의한 소자특성 저하가 보고되고 있다. 본 연구에서는 이에 차세대 MOS 소자의 gate stack 구조중 issue화 되고 있는 metal gate 층과 gate dielectric 층의 식각공정에 각각 중성빔 식각과 중성빔 원자층 식각을 적용하여 전기적 손상 없이 원자레벨의 정확한 식각 조절을 해줄 수 있는 새로운 two step 식각 공정에 대한 연구를 진행하였다. 먼저 TiN metal gate 층의 식각을 위해 HBr과 $Cl_2$ 혼합가스를 사용한 중성빔 식각기술을 적용하여 100 eV 이하의 에너지 조건에서 하부층인 $HfO_2$와 거의 무한대의 식각 선택비를 얻었다. 하지만 100 eV 조건에서는 낮은 에너지에 의한 빔 스케터링으로 실제 패턴 식각시 etch foot이 발생되는 현상이 관찰되었으며, 이를 해결하기 위하여 먼저 높은 에너지로 식각을 진행하고 $HfO_2$와의 계면 근처에서 100 eV로 식각을 해주는 two step 방법을 사용하였다. 그 결과 anistropic 하고 하부층에 etch stop된 식각 형상을 관찰할 수 있었다. 다음으로 3.5nm의 매우 얇은 $HfO_2$ gate dielectric 층의 정확한 식각 깊이 조절을 위해 $BCl_3$와 Ar 가스를 이용한 중성빔 원자층 식각기술을 적용하여 $1.2\;{\AA}$/cycle의 단일막 식각 조건을 확립하고 약 30 cycle 공정시 3.5nm 두께의 $HfO_2$ 층이 완벽히 제거됨을 관찰할 수 있었다. 뿐만 아니라, vertical 한 식각 형상 및 향상된 표면 roughness를 transmission electron microscope(TEM)과 atomic force microscope (AFM)으로 관찰할 수 있었다. 이러한 중성빔 식각과 중성빔 원자층 식각기술이 결합된 새로운 gate recess 공정을 실제 MOSFET 소자에 적용하여 기존 식각 방법으로 제작된 소자 결과를 비교해 본 결과 gate leakage current가 약 one order 정도 개선되었음을 확인할 수 있었다.

• 한국전기전자재료학회논문지
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• 제33권2호
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• pp.99-104
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• 2020

In this study, we fabricated a metamorphic high-electron-mobility transistor (mHEMT) device with a T-type gate structure for the implementation of W-band monolithic microwave integrated circuits (MMICs) and investigated its characteristics. To fabricate the mHEMT device, a recess process for etching of its Schottky layer was applied before gate metal deposition, and an e-beam lithography using a triple photoresist film for the T-gate structure was employed. We measured DC and RF characteristics of the fabricated device to verify the characteristics that can be used in W-band MMIC design. The mHEMT device exhibited DC characteristics such as a drain current density of 747 mA/mm, maximum transconductance of 1.354 S/mm, and pinch-off voltage of -0.42 V. Concerning the frequency characteristics, the device showed a cutoff frequency of 215 GHz and maximum oscillation frequency of 260 GHz, which provide sufficient performance for W-band MMIC design and fabrication. In addition, active and passive modeling was performed and its accuracy was evaluated by comparing the measured results. The developed mHEMT and device models could be used for the fabrication of W-band MMICs.