• 대한의용생체공학회:의공학회지
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• 제6권2호
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• pp.13-14
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• 1985

We have developed a microprogramir!able signal processor for real-time ultrasonic signal processing. Processing speed was increased by the parallelism in horizontal microprogram using 104bits microcode and the Pipelined architecture. Control unit of the signal processor was designed by microprogrammed architec- ture and writable control store (WCS) which was interfaced with host computer, APPLE- ll . This enables the processor to develop and simulate various digital signal processing algorithms. The performance of the processor was evaluated by the Fast Fourier Transform (FFT) program. The execution time to perform 16 bit 1024 points complex FF7, radix-2 DIT algorithm, was about 175 msec with IMHz master Clock. We can use this processor to Bevelop more efficient signal processing algorithms on the biological signal processing.

• 한국컴퓨터정보학회논문지
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• 제12권3호
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• pp.37-50
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• 2007

본 논문에서는 캐리전파가 없어 고속연산이 가능한 잉여 수 체계(Residue Number System)를 이용하여 생산자동화 시스템에서 실시간 물체인식을 위한 고속의 디지털 뉴런 프로세서를 제안하고 이를 구현하기 위한 중요연산부인 PE를 설계 및 구현하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC(Multiplier and Accumulator)연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산부로 구성된다. 설계된 회로는 C언어 및 VHDL로 기술하였고 Compass툴로 합성하였으며 LG $0.8{\mu}m$ CMOS공정으로 설계되었다. 실험결과 본 논문에서 설계 및 구현한 디지털 뉴런프로세서는 기존 방식의 잉여수계를 이용한 연산기 및 실수연산기로 구현한 뉴런프로세서에 비하여 3배 이상의 연산속도와 약 50%정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계 및 구현한 디지털 뉴런프로세서는 실시간 처리를 요하는 생산자동화 시스템의 물체인식 시스템에 적용될 수 있을 것으로 기대된다.

• 전자공학회논문지CI
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• 제48권1호
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• pp.116-126
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• 2011

본 논문은 다양한 비디오 표준의 복호화가 가능한 프로세서를 설계하고, MPEG-2, MPEG-4 및 AVS(Audio video standard)를 이용하여 프로세서의 성능을 검증하였다. 일반적으로 하드웨어 비디오 복호화기는 고속의 복호가 가능하나 설계 및 수정이 어렵다. 반면, 소프트웨어기반의 경우에는 구현이 상대적으로 수월하고 수정이 용이하나, 동작 성능이 낮아 기대하는 속도를 얻기 어렵다. 본 연구에서는 두 가지 연구 설계방법의 장점을 동시에 충족시키는 방법으로 ASIP(Application specific instruction-set processor) 프로세서를 설계하였다. 또한, 비디오 복호화기의 공통 모듈을 연구하여 8개의 모듈로 나누었고, 각 모듈에 공통적으로 적용할 수 있는 다수의 멀티미디어 전용 명령어를 프로세서에 추가하였다. 비디오 복호화기를 위해 개발된 프로세서는 Synopsys 플랫폼 시뮬레이터와 FPGA 보드에서 성능을 평가하였다. 결과적으로 MPEG-2, MPEG-4 및 AVS에 적용하여 평균 37%의 복호 속도를 향상시켰다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
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• pp.722-724
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• 1988

In this study, 8 ch. FECG signal storage system with general cassette recorder and amplifier is developed, and simulated LMS algorithm. In future we construct real time FECG monitor system that is used digital signal processor.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1990년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 26-27 Oct. 1990
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• pp.831-836
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• 1990

Real-time implementations of active noise controller are proposed and tested. For compensation of time delay of feed-back path, the n-step ahead prediction is applied. And predicting source noise and reflection noise respectively, reflection noise can be cancelled. For real-time processing, the DSP56001(Digital Signal Processor) is used. Experimental results show that the proposed controller is stable and of good performance.

• 한국컴퓨터정보학회논문지
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• 제11권4호
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• pp.35-45
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• 2006

본 논문에서는 휴대용 회전 유도탄 체계의 모델링과 성능분석에 사용할 수 있는 실시간 병렬처리 시뮬레이터 개발에 대하여 기술한다. 실시간 병렬처리 시뮬레이터는 항공기의 적외선 형상을 만드는 탐색기 에뮬레이터, 실시간 컴퓨터, 시스템 유닛. 유도 조종 장치 및 탐색기 프로세서 등과 같은 하드웨어 실물장치와 실시간 컴퓨터에 내장된 수학적 모델, 6 자유도 모델 및 공력 모델 등을 구현한 응용 소프트웨어 및 호스트 컴퓨터에 내장된 사용자 프로그램 등으로 구성되었다. 실시간 컴퓨터는 병렬로 연결된 여섯 개의 TI사 C-40 프로세서로 설계되었으며, 기계적 장치와 결합된 아날로그 전자회로를 이용하여 탐색기 에뮬레이터를 설계하였다. 시스템 유닛은 구성 요소간의 임피던스 정합 기능과 미세 신호를 처리하며, 시뮬레이터와 실물 유도탄 발사 장치의 연결이 가능하다. 개발된 실시간 병렬처리 시뮬레이터를 휴대용 회전 유도탄의 성능분석 장치로 사용하기 위하여 현장실험을 통한 결과 검증시험을 수행하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.313-316
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• 2002

This paper presents the design and implementation of a crypto processor, a special-purpose microprocessor optimized for the execution of cryptography algorithms. This crypto processor can be used fur various security applications such as storage devices, embedded systems, network routers, etc. The crypto processor consists of a 32-bit RISC processor block and a coprocessor block dedicated to the SEED and triple-DES (data encryption standard) symmetric key crypto (cryptography) algorithms. The crypto processor has been designed and fabricated as a single VLSI chip using 0.5 $\mu\textrm{m}$ CMOS technology. To test and demonstrate the capabilities of this chip, a custom board providing real-time data security for a data storage device has been developed. Testing results show that the crypto processor operates correctly at a working frequency of 30MHz and a bandwidth o1240Mbps.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.58-65
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• 2011

본 논문은 H.264/AVC, MPEG4 등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP (Application-specific Instruction Processor)의 정화소 움직임 추정 전용 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 정화소 움직임 추정 명령어는 다수의 병렬 연산과 패턴 정보를 이용한 가변 포인트 2D SAD 연산기 구조를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 이를 위한 하드웨어 구조는 128개의 Processor Elements (PEs)로 구성되어 있는 Processor Element Group (PEG) 하나당 25,500 게이트를 가진다. 제안하는 ASIP은 Synopsys 사의 Processor Designer 로 검증하였고, Design Compiler를 이용 IBM 90nm 공정으로 합성하였다. 그 결과 제안하는 ASIP의 하드웨어 사이즈는 453K 게이트였으며, 동작 주파수는 188MHz로 HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다. 본 논문은 기존 2D SAD ASIP에 비하여 하드웨어 사이즈 측면에서 26%, 연산 속도 측면에서 평균 18%의 성능 향상을 보인다.

• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1554-1563
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• 1999

This paper presents the design of high speed processor for a sequence logic control using field programmable gate array(FPGA). The sequence logic controller is widely used for automating a variety of industrial plants. The FPGA designed by VHDL consists of program and data memory interface block, input and output block, instruction fetch and decoder block, register and ALU block, program counter block, debug control block respectively. Dedicated clock inputs in the FPGA were used for high speed execution, and also the program memory was separated from the data memory for high speed execution of the sequence instructions at 40 MHz clock. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. In order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 16 bits or 32 bits respectively. And the real time debug operation was implemented for easy debugging the designed processor. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package was applied to sequence control system with inputs and outputs of 256 points. The designed processor for the sequence logic was compared with the control system using the DSP(TM320C32-40MHz) and conventional PLC system. The designed processor for the sequence logic showed good performance.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.662-665
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• 1988

This paper proposes the Minimum-Distance Classification(MDC) processor using the Residue Number System(RNS). The proposed MDC Processor in this paper is efficient for real-time pattern clustering application and illustrate satisfiable error rate in application experiments of image segmentation but error rate increase as cluster number do.