• 전자공학회논문지A
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• 제32A권1호
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• pp.152-158
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• 1995

Eteching characteristics of the Indium Tin Oxide (ITO), which is transparent conductor, was investigated with CH4/H2 and Ar as etching gases for the Reactive Ion Etching (RIE). With CH4/H2 for the etching gas, the highly selective etching characteristics for the ITO on GaAs was obtained. It was examined that the dominant etching parameter for the selective etchning of ITO on GaAs structure was the chamber pressure. But, the etching selectivity for ITO on InP was poor eventhough we tried systematic etching. RIE etching conditins using CH4/H2 gas was limited due to the formation of polymer on the substrates. In the case of Ar gas for the reactive gas, the selectivity of ITO on BaTiO3 was above 10. The etch rete of ITO was more sensitive to the etching parameters than that of BaTiO3, which was almost constant with different etching parameters.

• 한국재료학회지
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• 제3권4호
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• pp.327-335
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• 1993

Helmholz구성을 가진 두개의 전자석에 의해 작동되는 RF cylindrical magnetron을 사용하여 이의 플리즈마 성질을 가한 자장의 함수로 조사하고, 또한 $CHF_3$와 $CF_4/H_2$를 3mTorr의 낮은 압력하에서 사용하여 실리콘의 반응성 이온 건식식각 특성을 조사하였다. 또한 여러 자장의 크기 및 개스 분위기하에서 식각한 실리콘으로 제조한 Schottky다이오드의 전류-전압 특성으로 식각으로 인한 실리콘의 손상정도를 측정하였다. Cylindrical magnetron에 가한 자장을 증가시킴에 따라 플라즈마내이온밀도 및 분해될 개스밀도(radical density)가 직선적으로 증가하였으며 시편이 위치한 전극에 유도되는 직류 자기 바이아스 전압(dc self-bais voltage)은, 반면, 지수적인 감소를 하였다. 100Gauss부근의 자장을 가한 경우에 최대의 식각속도를 갖고 이때의 실리콘의 식각속도가 자장을 가하지 않은 경우에 비해서 5배정도로 증가하였으며, 전지적인 특성 역시 습식방법을 사용하여 식각한 실리콘에 가까운 정도의 이온 손상이 없느 식각상태를 얻을 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.892-895
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• 2003

This paper describes on RIE(Reactive Ion Etching) characteristics of 3C-SiC(Silicon Carbide) grown on Si(100) wafers. During RIE of 3C-SiC films in this work, $CHF_3$ gas is used to form of polymer as a side wall for excellent anisotropy etching. From this process, etch rates are obtained a $60{\sim}980{\AA}/min$ by various conditions such as $CHF_3$ gas flux, $O_2$ addition ratio, RF power and electrode distance. Also, approximately $40^{\circ}$ mesa structures are successfully formed at 100 mTorr $CHF_3$ gas flow ratio, 200 W RF power and 30 mm electrode distance. Moreover, vertical side wall is fabricated by anisotropy etching with 50% $O_2$ addition ratio and 25 mm electrode distance. Therefore, RIE of 3C-SiC films using $CHF_3$ could be applicable as fabrication process technology for high-temperature 3C-SiC MEMS applications.

• 대한금속재료학회지
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• 제48권11호
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• pp.1028-1034
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• 2010

In the development of 3D package, through silicon via (TSV) formation technology by using deep reactive ion etching (DRIE) is one of the key processes. We performed the Bosch process, which consists of sequentially alternating the etch and passivation steps using $SF_6$ with $O_2$ and $C_4F_8$ plasma, respectively. We investigated the effect of changing variables on vias: the gas flow time, the ratio of $O_2$ gas, source and bias power, and process time. Each parameter plays a critical role in obtaining a specified via profile. Analysis of via profiles shows that the gas flow time is the most critical process parameter. A high source power accelerated more etchant species fluorine ions toward the silicon wafer and improved their directionality. With $O_2$ gas addition, there is an optimized condition to form the desired vertical interconnection. Overall, the etching rate decreased when the process time was longer.

• 한국진공학회지
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• 제19권4호
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• pp.300-306
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• 2010

소수성 고분자를 사용하여 제작한 마이크로구조에 금 나노입자를 마스크로 이용하는 반응성이온식각(RIE: Reactive Ion Etching)을 적용하여 초소수성을 갖는 마이크로-나노 혼성구조를 제작하였다. 소수성 고분자로는 PFPE (perfluoropolyether bisurethane methacrylate)를 사용하였으며 마이크로 단일구조는 PDMS (polydimethylsiloxane) 몰드를 사용하는 스탬핑 방식으로 제작하였다. 다양한 형태로 제작한 PFPE 마이크로 단일구조와 마이크로-나노 혼성구조의 표면 접촉각을 측정하여 표면 미세구조에 따른 소수성의 변화를 관찰하였다. 마이크로 단일구조의 경우 접촉각은 안정적인 값을 보이지 못하였으나 단일 구조에 나노입자를 사용한 식각을 적용해 나노구조가 형성됨에 따라 $150^{\circ}$ 이상의 접촉각을 갖는 초소수성 표면이 매우 높은 재현성으로 용이하게 형성되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.454-454
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• 2014

Silicon microwire array is one of the promising platforms as a means for developing highly efficient solar cells thanks to the enhanced light trapping efficiency. Among the various fabrication methods of microstructures, deep reactive ion etching (DRIE) process has been extensively used in fabrication of high aspect ratio microwire arrays. In this presentation, we show precisely controlled Si microwire arrays by tuning the DRIE process conditions. A periodic microdisk arrays were patterned on 4-inch Si wafer (p-type, $1{\sim}10{\Omega}cm$) using photolithography. After developing the pattern, 150-nm-thick Al was deposited and lifted-off to leave Al microdisk arrays on the starting Si wafer. Periodic Al microdisk arrays (diameter of $2{\mu}m$ and periodic distance of $2{\mu}m$) were used as an etch mask. A DRIE process (Tegal 200) is used for anisotropic deep silicon etching at room temperature. During the process, $SF_6$ and $C_4F_8$ gases were used for the etching and surface passivation, respectively. The length and shape of microwire arrays were controlled by etching time and $SF_6/C_4F_8$ ratio. By adjusting $SF_6/C_4F_8$ gas ratio, the shape of Si microwire can be controlled, resulting in the formation of tapered or vertical microwires. After DRIE process, the residual polymer and etching damage on the surface of the microwires were removed using piranha solution ($H_2SO_4:H_2O_2=4:1$) followed by thermal oxidation ($900^{\circ}C$, 40 min). The oxide layer formed through the thermal oxidation was etched by diluted hydrofluoric acid (1 wt% HF). The surface morphology of a Si microwire arrays was characterized by field-emission scanning electron microscopy (FE-SEM, Hitachi S-4800). Optical reflection measurements were performed over 300~1100 nm wavelengths using a UV-Vis/NIR spectrophotometer (Cary 5000, Agilent) in which a 60 mm integrating sphere (Labsphere) is equipped to account for total light (diffuse and specular) reflected from the samples. The total reflection by the microwire arrays sample was reduced from 20 % to 10 % of the incident light over the visible region when the length of the microwire was increased from $10{\mu}m$ to $30{\mu}m$.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.11-16
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• 2002

본 연구에서는 $SrBi_2Ta_2O_9$ (SBT)박막의 고속식각에 따른 잔류물질 및 식각 손상의 영향을 조사하였다. ICP-RIE (inductively coupled plasma reactive ion etching) 의 ICP power와 CCP(capacitively coupled plasma) power를 변화시키면서 고속식각에 따른 박막의 손상과 열화를 XPS 분석과 Capacitance-Voltage (C-V) 측정을 통하여 알아보았다. ICP와 CCP의 power가 증가함에 따라 식각율이 증가하였고 ICP power가 700 W, CCP power가 200 W 일때 식각율은 900$\AA$/min이었다. 강유전체의 건식식각에 있어서 문제점이 플라즈마에 의한 강유전체 박막의 열화인데 반응가스 $Ar/C1_2/CHF_3$를 20/14/2의 비율로 사용하고 ICP와 CCP power를 각각 700w와 200w로 사용하였을 때 전혀 열화되지 않는 강유전체 박막의 특성을 얻을 수 있었다. 본 연구 결과는 Metal-Ferroelectric-Semiconductor (MFS) 또는 Metal-Ferroelectric-Insulator-Semiconductor (MFIS) 구조를 가지는 단일 트랜지스터형 강유전체 메모리 소자를 만드는데 건식 식각이 응용될 수 있음을 보여준다

• 전자공학회논문지D
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• 제36D권5호
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• pp.29-35
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• 1999

Pt박막의 ICP 식각을 위한 Cl\sub 2 \/Ar 가스 플라즈마에 O\sub 2\ 가스를 첨가하여 Pt 식각 메카니즘을 XPS와 QMS로 조사하였다. 또한 single Langmuir probe를 사용하여 이온전류밀도를 Ar/Cl\sub 2 \/O\sub 2\ 가스 플라즈마에서 측정하였다. O\sub 2\가스 첨가비가 증가할수록 Cl과 Ar species가 급격하게 감소하고 이온전류밀도 역시 감소함을 QMS와 single Langmuir probe로 확인하였다. Pt 식각율의 감소는 O\sub 2\가스 첨가비가 증가할수록 반응성 species와 이온전류밀도의 감소에 기인함을 의미한다. 150 nm/min의 치대 식각율과 2.5의 산화막식각 선택비가 50 sccm의 Ar/Cl\sub 2 \/O\sub 2\ 가수 유량, 600 W의 RF 전력, 125 V의 dc 바이어스 전압 및 10mTorr의 반응로 압력에서 얻었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.83-83
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• 2008

Metal-oxide-silicon-on-insulator (MOSOI) structures were fabricated to study the effect caused by reactive ion etching (RIE) and sacrificial oxidation process on silicon-on-insulator (SOI) layer. The MOSOI capacitors with an etch-damaged SOI layer were characterized by capacitance-voltage (C-V) measurements and compared to the sacrificial oxidation treated samples and the reference samples without etching treatment. The measured C-V curves were compared to the numerical results from 2-dimensional (2-D) simulations. The measurements revealed that the profile of C-V curves significantly changes depending on the SOI surface condition of the MOSOI capacitors. The shift in the measured C-V curves, due to the difference of the fixed oxide charge ($Q_f$), together with the numerical simulation analysis and atomic force microscopy (AFM) analysis, allowed extracting the fixed oxide charges ($Q_f$) in the structures as well as 2-D carrier distribution profiles.