• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.2
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• pp.321-327
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• 2006

This paper presents low power and high frequency design of instructions using ad-hoc techniques at transistor level for full custom and semi-custom ASIC(Application Specific Integrated Circuit) designs. The proposed design has been verified at high level using Verilog-HDL and simulated using ModelSim for the logical correctness. It is then observed at the layout level using LASI using $0.25{\mu}m$ technology and analyzed for timing characteristic under Win-spice simulation environment. The result shows the significant reduction up to $35\%$ in the power consumption by any general purpose processor like RISC or CISC. A significant reduction in the propagation delay is also observed. increasing the frequency for the fetch and execute cycle for the CPU, thus increasing the overall frequency of operation.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.42 no.1
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• pp.95-100
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• 2005

This paper proposes a DVS method which effectively reduces the power consumption of multimedia signal processor. Analytic derivations of effective range of its power saving factor are obtained with the assumption of a Gaussian distribution for the frame-based computational burden of the multimedia processor. A closed form equation of the power saving factor is derived in terms of the mean-standard deviation of the distribution. An MPEG-2 video decoder algorithm and AAC encoder algorithm are tested on ARM9 RISC processor for the experimental verification of the power saying of the proposed DVS approach. The experimental results with diverse MPEG-2 video and audio files show 50～30% power saving factor and show good agreement with those of the analytically derived values.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.61-63
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• 2002

컴퓨터 및 네트워크 기술의 눈부신 성장은 PDA, MP3 플레이어, 디지털 카메라와 같은 임베디드 시스템의 급성장을 가져왔다. 이러한 임베디드 시스템에는 그 시스템의 목적에 맞도록 특화된 실시간 운영체제가 탑재되게 되고, 그에 맞게 각 저장 장치들을 제어할 수 있는 파일 시스템도 필요하다. 본 논문에서는 삼성전자에서 개발한 CalmRISC16 마이크로 프로세서 코어를 사용하는 임베디드 시스템에 탑재될 실시간 운영체제를 위한 임베디드 파일 시스템을 구현하였다. 부 논문에서 구현된 임베디드 파일 시스템은 가상 과인 시스템으로 동작하며 In-memory 파일 시스템과 FAT를 사용하는 SmartMedia를 지원한다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.34C no.9
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• pp.10-21
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• 1997

In this paper, we propose multiple instruction issuable multi-streaming as a processor architecture for 3D graphics processor. Multistreaming can eliminate inteferences within concurrently executing instructions inthe pipelined processor to allow enough parallelism for parallel processing. Through cycle level simulation study, we show that the proposed architecture outperforms a conventional RISC processor, MIPS R3000 by three times with reasonable resource overheads. Multiple instruction issuable multistreaming processor will be a bood architecture for instruction processor when a large number of threads are guaranteed.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.43-45
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• 2001

본 논문에서는 MPEG 비디오 코어 프로파일 디코더 ASIC 상위 구조 설계를 시스템 수준에서 검증하는 기법을 제시한다. 상위 구조 설계는 RISC 프로세서와 펌웨어 그리고 일반 로직이 병존하는 혼합형 구조라는 것과 설계의 상위 단계라는 특징을 가지고 있기 때문에 Verilog HDL과 CSIM 모델 두 가지 모델이 혼합되어 있다. 통합 환경은 C 언어를 이용한 하드웨어 모델링 기법과 PLI를 통한 프로그래밍 언어와 Verilog의 통합 방법을 이용하여 설계 단계에서 각 블록의 특성에 가장 적합한 모델을 이용하여 동작 검증이 가능하도록 하였다.

• Journal of Scientific & Technological Knowledge Infrastructure
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• s.6
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• pp.140-147
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• 2001

전체가 벡터형 단일 기종이었던 이전의 두 시스템과는 달리 슈퍼컴퓨터 3호기의 경우는 시스템 전체 규모의 대부분을 범용 RISC프로세서를 사용하는 IBM Regatta 시스템이 차지하고 있고 벡터형 시스템인 NEC SX-5의 규모는 상대적으로 매우 작은 편이다. 따라서 본고에서는 이러한 형태의 시스템 도입이 결정된 과정과 그런 결론을 내게 만든 슈퍼컴퓨팅 환경의 변화와 슈퍼컴퓨팅 기술의 동향에 대해 살표보고 나아가서 앞으로의 변화 추세를 도입이 결정된 시스템을 중심으로 살펴보고자 한다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.5
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• pp.11-20
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• 1999

The data transfer width between the mocroprocessor and the memory comes to a critical part that limits system performance since the data transfer width has been as it was while the performance of a microprocessor is getting higher due to its continuous development in speed. And it is important that the memory should be in small size for the reduction of embedded microprocessor's price which is integrated on a single chip with the memory and IO circuit. In this paper, a mocroprocessor tentatively named as Extendable Instruction Set Computer(EISC) is proposed as the high code density 32 bit mocroprocessor architecture. The 32 bit EISC has 16 general purpose registers and 16 bit fixed length instruction which has the short length offset and small immediate operand. By using and extend register and extend flag, the offset and immediate operand could be extended. The proposed 32 bit EISC is implemented with an FPGA and all of its functions have been tested and verified at 1.8432MHz. And the cross assembler, the cross C/C++ compiler and the instruction simulator of the 32 bit EISC shows 140-220% and 120-140% higher code density than RISC and CISC respectively, which is much higher than any other traditional architectures. As a consequence, the EISC is suitable for the next generation computer architecture since it requires less data transfer width compared to any other ones. And its lower memory requirement will embedded microprocessor more useful.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.111-114
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• 2008

This paper proposes an effective hardware scheme for gabor filter and thinning stage processing of a fingerprint identification algorithm based on minutiae with 80% cycle occupation of 32-bit RISC microprocessor. The algorithm was developed based on minutiae with bifurcation and ending point. The analysis of an algorithm source rode was performed using ARM emulator.

• Annual Conference of KIPS
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• 2001.10b
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• pp.1463-1466
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• 2001

본 논문은 ISDN 통신망에서 멀티미디어 통신 서비스를 제공하기 위해 단말에 사용되는 ISDN 시스템 칩 설계 및 단말 구현에 관한 것이다. 저가의 통신 단말을 구현하기 위하여 32 비트 RISC 프로세서인 ARM7 프로세서 코어를 중심으로 ISDNS S/T 인터페이스를 통한 통신망 접속 기능, 톤 발생 및 음성 코덱 기능, TDM 버스 정합 기능, PC 정합 기능을 가지는 ISDN 시스템 칩을 설계 및 개발하였고, 이 칩을 시험하기 위한 시험 프로그램 및 통신 단말 소프트웨어를 개발하였으며, 응용단말을 구현하여 자체 기능 시험 및 실제 망 접속 시험을 통하여 기능을 검증하였다.

• Proceedings of the Korea Society for Simulation Conference
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• 2002.11a
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• pp.73-77
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• 2002

이 논문은 빠른 ASIP(application specific instruction processor) 시뮬레이션을 위한 재적응성을 가진 컴파일드 시뮬레이션 기법에 대해 이야기 한다. 다양한 응용분야에서의 설계 요구사항을 충족시키는 ASIP의 빠른 개발을 위해서, 건전한 설계 방법론 및 고성능의 시뮬레이터가 필요하다. 본 논문에서는 HiX$R^2$라는 ADL(architecture description language)을 이용하여 인스트럭션 수준에서 컴파일드 시뮬레이터를 자동 생성하였다. 컴파일드 시뮬레이션은 시뮬레이션 수행 시 반복되는 인스트럭션 페칭 및 디코딩 부분을 시뮬레이션 런-타임 이전에 미리 수행함으로서 일반적으로 사용되는 인터프리티브 시뮬레이션에 비하여 큰 성능향상을 얻을 수 있다. HiX$R^2$에 기반 한 컴파일드 시뮬레이션은 ARM9 프로세서와 CalmRISC32 프로세서 예제들로 수행하였고, 결과로서 인터프리티브 방식에 비해 150배 이상의 성능향상이 있었다.