• 융합신호처리학회논문지
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• 제19권3호
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• pp.97-103
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• 2018

본 논문에서는 비정상적인 과도상태에서의 개선된 해상 전투체계 UPS(Uninterruptable Power Supply) 시스템을 다룬다. 기존에는 일시적인 과전압 및 과전류에 대응하기 위하여 서미스터와 바리스터 소자를 사용하고 있지만 시스템 운용 중에 발생하는 비정상 과도전압에는 취약하므로 UPS가 비가용 상태로 되는 경우가 빈번히 발생하였다. 이를 극복하고 UPS 시스템을 보호하기 위하여 본 논문에서는 초기 입력전원 및 운용 중에 발생되는 비정상 과도전압을 감지한 입력 전원 차단회로, 전원제어 시퀀스 개선, 그리고 인버터 및 CPU 오동작 방지 방법 등을 제안한다. 제안된 방법으로 UPS 구현된 시스템은 Programmable AC/DC 발생기를 이용하여 입력전원 가변 시험을 통하여 시뮬레이션을 수행하였으며, 최종적으로 해상 전투체계의 다기능콘솔에 장착하여 현장시험을 통하여 신뢰성과 안정성을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.137-140
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• 2002

This paper is proposed a 8-bit anolog to digital converter for CMOS image sensor. A anolog to digital converter for CMOS image sensor is required function to control gain. Proposed anolog to digital converter is used frequency divider to control gain. At 3.3 Volt power supply, total static power dissipation is 8mW and programmable gain control range is 30dB. The gain control range can be easily increased with insertion of additional flip-flop at divided-by-N frequency divider circuit.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1371-1378
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• 2009

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다.

• ETRI Journal
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• 제31권6호
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• pp.717-724
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• 2009

This paper describes a 1.2 V 12 b 60 MS/s CMOS analog front-end (AFE) employing low-power and flexible design techniques for image signal processing. An op-amp preset technique and programmable capacitor array scheme are used in a variable gain amplifier to reduce the power consumption with a small area of the AFE. A pipelined analog-to-digital converter with variable resolution and a clock detector provide operation flexibility with regard to resolution and speed. The AFE is fabricated in a 0.13 ${\mu}m$ CMOS process and shows a gain error of 0.68 LSB with 0.0352 dB gain steps and a differential/integral nonlinearity of 0.64/1.58 LSB. The signal-to-noise ratio of the AFE is 59.7 dB at a 60 MHz sampling frequency. The AFE occupies 1.73 $mm^2$ and dissipates 64 mW from a 1.2 V supply. Also, the performance of the proposed AFE is demonstrated by an implementation of an image signal processing platform for digital camcorders.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.619-624
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• 2002

본 논문에서는 50%의 duty cycle 출력을 가지며, 디지털 방식으로 분주수를 제어할 수 있는 새로운 분주기 구조를 제안하였다. 그리고 0.25$\mu\textrm{m}$ 2-poly, 5-metal CMOS 공정 파라미터를 이용한 HSPICE 모의실험을 통해서 제안한 주파수 분주기를 이용한 900MHz 주파수 합성기를 설계하였다. 제안한 주파수 분주기의 동작은 0.657m 2-poly, 2-metal CMOS 공정을 사용하여 제작한 칩을 측정하여 확인하였다. 설계한 전압제어발진기(VCO)는 2.5V 전원전압 하에서 900Mh의 충간주파수, $\pm$10%의 동작 범위, 154MHz/V의 이득을 가진다. 또한 모의실험 결과 주파수 합성기의 settling time은 약 $1.5\mu\textrm{m}$이고 짝수와 홀수 분주시 50%의 duty cycle과 820MHz~1GHz의 동작 주파수 범위를 갖으며, 전력소모는 대략 70mW 임을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(5)
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• pp.183-186
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• 2000

In this paper we propose a new architecture of a programmable digital automatic gain controller(AGC) for analog interface in mixed mode systems. Compared with conventional analog AGCs which have difficulties in integration due to large capacitors, the proposed AGC is easily integrated. So the production cost can be reduced. In addition, The proposed AGC has a better performance in temperature, and power supply variations, and substrate noise than analog counterparts do. To prevent erroneous operations of the AGC due to noise, a mal-function preventer is newly proposed. In addition, to achieve an optimized AGC time constant, we propose a logic block which controls an up-down counting clock. This is directly related to the changing speed of the AGC gain. Implemented with a 0.25 $\mu\textrm{m}$ 1-poly, 5-metal CMOS parameters, the AGC operates from a single 2.5V power supply with the dynamic range of 36.ldB and occupies active area of 500$\mu\textrm{m}$${\times}$600$\mu\textrm{m}$

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.349-351
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• 2013

본 논문에서는 강판 결함 검출 시스템의 아날로그 신호처리를 하기 위해 저전력 이득 조절 증폭기(PGA)를 설계하였다. 설계된 PGA는 홀 센서에서 나오는 신호를 검출 하려는 결함의 종류에 따라 그 이득을 6dB에서 60dB까지 7가지 단계로 조절 가능하다. PGA이득은 선형성 및 칩 크기를 고려하여 스위치의 온-저항과 수동소자 크기에 의해서 조절 되도록 설계하였다. 이득오차는 0.2dB 보다 작으며 소비전력은 0.47mW이다. 전원전압 1.8V에 $0.18{\mu}m$ CMOS 공정을 이용하여 PGA를 설계하였다.

• 한국정보전자통신기술학회논문지
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• 제9권3호
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• pp.273-277
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• 2016

본 논문은 의료기기용 고주파 수술기 및 RF 통신장치 등에 사용되는 high frequency 정현파 전원장치의 디지털화에 관한 연구로 고주파 수술기의 경우 절개의 깊이를 사용자가 임의로 설정할 수 있고, 동작 모드에 따라 절개와 응고를 한 장치로 시술하는 것이 가능하여 그 사용이 증가 추세에 있으나 기존의 고주파 수술기의 경우 핵심 부품이 전량 수입에 의존해야 하는 진공관으로 구성되어 있어 회로의 구성과 유지보수의 측면에서 어려움이 있으며 핵심 부품을 전량 수입하여야 함에 따라 단가의 상승을 피할 수 없어 디지털화 한 대체 기술의 개발 필요성이 매우 크다 할 수 있다. 따라서 본 연구에서는 기존의 고주파 수술기에 사용되는 high frequency 정현파 전원장치를 디지털화한 전원장치를 제안하고 실험을 통해 그 성능을 입증 하였다.

• Journal of Power Electronics
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• 제10권4호
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• pp.365-373
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• 2010

This paper proposes a hybrid single carrier sinusoidal modulation suitable for multiphase multilevel inverters. Multiphase multilevel inverters are controlled by hybrid modulation to provide multiphase variable voltage and a variable frequency supply. The proposed modulation combines the benefits of fundamental frequency modulation and single carrier sinusoidal modulation (SC-SPWM) strategies. The main characteristics of hybrid modulation are a reduction in switching losses and improved harmonic performance. The proposed algorithm can be applied to cascaded multilevel inverter topologies. It has low computational complexity and it is suitable for hardware implementations. SC-SPWM and its base modulation design are implemented on a TMS320F2407 digital signal processor (DSP). A Complex Programmable Logic Device realizes the hybrid PWM algorithm and it is integrated with a DSP processor for hybrid SC-SPWM generation. The feasibility of this hybrid modulation is verified by spectral analysis, power loss analysis, simulation and experimental results.