• ETRI Journal
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• 제29권6호
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• pp.820-822
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• 2007

ARIA and the Advanced Encryption Standard (AES) are next generation standard block cipher algorithms of Korea and the US, respectively. This letter presents an area-efficient unified hardware architecture of ARIA and AES. Both algorithms have 128-bit substitution permutation network (SPN) structures, and their substitution and permutation layers could be efficiently merged. Therefore, we propose a 128-bit processor architecture with resource sharing, which is capable of processing ARIA and AES. This is the first architecture which supports both algorithms. Furthermore, it requires only 19,056 logic gates and encrypts data at 720 Mbps and 1,047 Mbps for ARIA and AES, respectively.

• Journal of Power Electronics
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• 제13권5호
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• pp.787-797
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• 2013

Despite the advantages offered by multilevel inverters, one of the main drawbacks that prevents their widespread use is their circuit complexity as the number of power switches employed is usually high. This paper presents a new multilevel inverter topology with a considerable reduction in the number of power switches used through the switch-sharing approach. The fact that the proposed inverter applies two bidirectional power switches for sharing among the three phases does not prevent it from producing seven levels in the line-to-line output voltage waveforms. A modified scheme of space vector modulation via the application of virtual voltage vectors is developed to generate the PWM signals of the power switches. The performance of the proposed inverter is investigated through MATLAB/SIMULINK simulations and is practically tested using a laboratory prototype with a DSP-based modulator. The results demonstrate the satisfactory performance of the inverter and verify the effectiveness of the modulation method.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권1호
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• pp.51-58
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• 2011

Extensible processors provide an efficient mechanism to boost the performance of the whole system without losing much flexibility. However, due to the intense demand of low cost and power consumption, customizing an embedded system has been more difficult than ever. In this paper, we present a framework for custom instruction generation considering both area constraints and resource sharing. We also present how we can speed up the process through pruning and library-based design space exploration.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.532-534
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• 2004

단일서버 시스템에서 응용간 자원의 공정한 분배는 GPS(Generalized Processor Sharing)을 통친 실현될 수 있다. 그러나 다중서버시스템에서 GPS를 적용한다면, 각 서버 내에서의 공정성은 보장해 주지만, 시스템 관점에서의 공정성은 더 이상 보장되지 않는다. 본 논문에서는 멀티서버 시스템에서 시스템 관점에서의 공정성 보장을 위한 기법을 제시한다. 이 기법은 시스템에서 발생하는 각 서버의 잔여용량을 응용간 공정하게 분배하는 모델과 모델을 참조하여 실행하는 실제 스케줄링 알고리즘으로 구성된다 모델에서는 긴 시간동안 각 서버에서 발생하는 잔여용량의 사용을 관측하여, 향후 각 응용의 요청들에게 제공할 잔여용량 분배를 결정한다. 스케줄링 알고리즘은 모델에 의해 결정된 잔털용량 분배를 실제 각 응용들이 제대로 가져갈 수 있도록 제어한다. 실제 모델을 참조하여 공정 잔여용량 분배를 수행하는 스케줄링 알고리즘의 동작은 시뮬레이션을 통해 검증하였다.

• 품질경영학회지
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• 제46권3호
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• pp.411-424
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• 2018

Purpose: The purpose of this study is to improve submarine TACM launcher system safety device performance. Methods: In this study, EPLD(Electrically Programmable Logic Device) control and time sharing method to the safety device actuator motor and discrete signal processor in launch control panel were used to resolve unusual performance of safety system. Results: The result of this study are as follows; First, sporadic stopping of safety device actuator motor due to insufficient In-Rush current was resolved. Second, repeat of safety device condition as lock & release due to chattering for motor activating was resolved. Third, simultaneous release function for safety device actuator was available. Conclusion: The unusual performance of function for submarine TACM launcher system was overcame by applying EPLD control and time sharing method. The suggestions were proved by performance test in the pressure chamber. The results of this study enhanced survivability of ${\bigcirc}{\bigcirc}{\bigcirc}$ class submarine from enemy torpedo.

• Journal of KIEE
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• 제10권1호
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• pp.35-42
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• 2000

An equivalent load sharing control based on the frequency and voltage droop concept for parallel operation of two three-phase Uninterruptible Power Supply (UPS) systems with no control interconnection lines is presented in this paper. First of all, due to the use of active power and reactive power as control variables, the characteristics of output powers according to amplitude and phase differences between output voltages of two UPS systems are analyzed. Secondly, simulation results under different line impedance demonstrate the feasibility of the wireless parallel operation control. Finally, experiments are presented to verify the theoretical discussion with two three-phase 20kVA UPS systems employed TMS320C32, a kind of real time digital signal processor (DSP).

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(3)
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• pp.121-124
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• 2000

Goal of this Paper is to design and develop core kernel components f3r single processor real-time system, which include real-time schedulers, synchronization mechanism, IPC, message passing, and clock & timer. The goal also contains the basic researches on dynamic load balancing and scheduling which provide mechanism for the distributed information processing and efficient resource sharing among various information appliances based on network.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2006년도 전력전자학술대회 논문집
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• pp.140-142
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• 2006

This paper represents a digital parallel control of a synchronous buck converter using a digital signal processor (DSP). The digital PWM and load sharing controller is implemented in the DSP TMS320F2812 and the experimental results are provided to show the feasibility of the digital synchronous buck regulator.

• 한국산학기술학회논문지
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• 제12권4호
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• pp.1867-1875
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• 2011

이 논문에서는 저면적 256-point FFT 구조를 제안한다. 저면적 구현을 위하여 CSD(Canonic Signed Digit) 곱셈기 방식을 채택하여 구현하였다. CSD 곱셈기 방식을 효율적으로 적용하기 위해서는 곱셈연산의 가지 수가 적어야 하는데, 여러 알고리즘을 조사한 결과 Radix-$4^2$ 알고리즘이 곱셈연산의 가지 수가 적음을 발견하였다. 따라서 제안 구조는 Radix-$4^2$ DIF 알고리즘과 CSD 곱셈기 방식을 사용하였다. 즉 Radix-$4^2$ 알고리즘을 사용하여 4개의 스테이지에서 사용되는 곱셈연산의 가지 수를 최소화한 후에 각각의 곱셈연산 블록은 CSD 곱셈기를 사용하여 구현하였다. CSD 곱셈기 구현에서 공통패턴을 공유하여 덧셈기의 수를 줄일 수 있는 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적을 더욱 감소시켰다. 제안된 FFT 구조를 Verilog-HDL 코딩 후 합성하여 구현한 결과, Radix-4를 사용한 구조와 비교하여 복소 곱셈기 부분의 29.9%의 cell area 감소를 보였고 전체적인 256-point FFT 구조에 대한 비교에서는 12.54% cell area 감소를 보였다.

• 대한전자공학회논문지
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• 제22권6호
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• pp.114-123
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• 1985

이 논문은 packet switching 방식에 의한 공중 computer 통신망 개발에 관한 4편의 논문중 제 2부의 논문으로 제 1부의 KORNET의 개요 및 netwo.k managementcenter (NMC)개발에관한 논문에 이어 KO-RNET의 설계와 networhnode Processor(NNP)의 개발에 대해 기술한다. KORNET은 3개의 NNP와 하나의 NMC 로 일차 구성하였는데, NNP는 MC68000 microprocessor를 이용한 multiprocessor system으로 구현되었고, HMC는 중형 computer인 Mv/8000 system을 사용하여 개발하였다. KORNET에서의 packet service 방식은 virtual circuit(VC) 방식으로 하고 routing은 node나 선로의 상태변화에 쉽게 대처할 수 있는 분산적응방식(distributed adaptive routinB)을 사용하였다. 또한, buffo. management는 dy-namic sharing 방식을 채택하여 storage의 사용에 대한 효율성을 높였다. NNP system의 hardware는 modularity를 고려하여 확장이 용이하게 하였으며, software는 CCITT 권고사항 X.25, X.3, X.28, X.29등을 따라 구현하였다.