• 한국정보통신학회논문지
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• 제25권8호
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• pp.1095-1102
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• 2021

성능과 하드웨어 복잡도 사이에 높은 확장성과 유연성을 갖는 확장 가능형 ECC 구조를 제안한다. 구조적 확장성을 위해 유한체 연산을 32 비트 워드 단위로 병렬 처리하는 처리요소의 1차원 배열을 기반으로 모듈러 연산회로를 구현하였으며, 사용되는 처리요소의 개수를 1~8개 범위에서 결정하여 회로를 합성할 수 있도록 설계되었다. 이를 위해 워드 기반 몽고메리 곱셈과 몽고메리 역원 연산의 확장 가능형 알고리듬을 적용하였다. 180-nm CMOS 공정으로 확장 가능형 ECC 프로세서 (sECCP)를 구현한 결과, N_PE=1인 경우에 100 kGE와 8.8 kbit의 RAM으로 구현되었고, N_PE=8인 경우에는 203 kGE와 12.8 kbit의 RAM으로 구현되었다. sECCP가 100 MHz 클록으로 동작하는 경우, N_PE=1인 경우와 N_PE=8인 경우의 P256R 타원곡선 상의 점 스칼라 곱셈을 각각 초당 110회, 610회 연산할 수 있는 것으로 분석되었다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제7권5호
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• pp.189-194
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• 2018

무인화 기술은 전기, 전자, 기계, 인공지능 기술과 ICT 기술 등 다양한 기술들을 융 복합하는 대표적인 기술이다. 특히 지상 무인화 기술은 군사 분야에서 많은 연구 개발과 발전을 이루고 있으며 활용 영역을 확장하고 있다. 본 연구에서는 특허정보 분석을 위해 새로운 특허정보 분석 방법론을 제시하고, 지상 무인화 기술 관련 특허정보를 본 연구에서 제시한 특허정보 분석 방법을 이용하여 분석하였다. 핵심특허 및 기술을 추출하기 위한 특허정보 분석 프로세스는 6단계로 분석 대상 기술선정, 세부 기술 분류, 특허정보 수집, 특허정보 분석 방법 선정, 특허정보 분석, 마지막으로 핵심특허 및 핵심 기술 추출로 이루어 진다. 세부적으로 지상무인화 기술에 대한 기술 분류를 실시하고, 특허지수인 CPP와 IPC 코드 연결성 분석을 통해 지상 무인화 기술의 핵심기술과 핵심특허를 추출하였다. 제시된 특허정보 분석 방법을 이용한 특허정보 분석 결과는 다양한 분야의 기술에 적용하여 분석이 가능하고, 향후 연구개발 방향을 전망하는 자료로 활용할 수 있다.

• 한국통신학회논문지
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• 제33권8C호
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• pp.575-582
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• 2008

본 논문에서는 ITU-T의 SG15에서 채택된 G.729.1 광대역 음성 코덱을 ARM926EJ-S(R) 프로세서 코어에 적용하기 위해 기본연산자 및 산술기능 함수를 포함한 G.729.1 코덱 프로그램 일부를 어셈블리어로 변환하여 실시간으로 동작하도록 구현한 절차 및 결과를 기술하였다. G.729.1은 $8{\sim}32kbps$의 가변 전송률을 갖는 ITU-T 표준 광대역 음성 코덱이며, 입력신호는 8kHz 또는 16 kHz로 샘플링 되어 샘플 당 16 비트로 양자화된 PCM 신호를 입력받는다. 이 코덱은 앞서 표준화된 G.729 및 0.729A와 상호 호환이 가능하며 음질 향상을 위해 기존의 협대역($300{\sim}3,400Hz$)에 비해 대역폭을 광대역($50{\sim}7,000Hz$)으로 확장한 버전이다. 실시간으로 구현된 G.729.1 광대역 음성 코덱은 32kbps에서 인코더와 디코더 부분이 각각 약 31.2 MCPS 및 22.8 MCPS의 복잡도를 가지며, 실제 임베디드 시스템에서의 실행 시간은 인코더와 디코더 평균 6.75ms와 4.76ms로 총 11.5ms가 걸렸다. 또한 이 코덱은 ITU-T에서 제공하는 모든 테스트 벡터에 대해 비트 단위로 정확하게 시험하여 통과하였으며, 실제 인터넷 전화기에 적용한 실시간 음성통화에서 정상적으로 동작하였다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.

• 한국위성정보통신학회논문지
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• 제12권3호
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• pp.108-113
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• 2017

일반적으로 Operator on Board로 불리는 OBCP (On-Board Control Procedure)는 기존 탑재소프트웨어를 변경하지 않으면서 동적으로 지상 또는 온보드에서 명령과 로직이 포함된 특정 프로시저를 로딩, 언로딩 및 실행 할 수 있으며, OBCP를 통해 기존 위성의 제한된 자율성 및 강인성을 증대 시킬 수 있다. 탑재소프트웨어의 OBCP의 핵심은 OBCP 엔진이며, OBCP 엔진은 스크립트 기반의 프로시저를 해석 및 실행 할 수 있는 인터프리터 형태로 구현되어 있으며 내부적으로 가상머신을 가지고 있다. 탑재소프트웨어팀에서는 2010년부터 내부적으로 OBCP에 대해서 계속 연구를 수행하였으며 ERC32 프로세서 기반의 Java KVM, RTCS/C 및 KKOMA와 같은 자체 OBCP 엔진을 개발하였다. 최근에는 ESA OBCP 표준에 대한 연구를 계속 진행하고 있으며 LEON2-FT/AT697F 프로세서 기반에서 Lua와 MicroPython을 이용한 OBCP 엔진 연구를 진행하고 있다. 본 논문에서는 현재 가장 활발히 사용되고 있는 오픈소스 기반의 Lua를 탑재소프트웨어의 OBCP 엔진으로 사용하기 위하여 VxWorks 기반의 AT697F 프로세서에서의 설계 및 구현 방법에 대해서 기술하며, 시뮬레이터와 실제 하드웨어의 테스트 결과와 함께 성능 비교 분석을 수행한다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.61-71
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• 2007

프로세서 성능향상에 일반적으로 이용되어 오던 명령어 수준의 병렬성은 이제 그 한계를 드러내고 있다. 명령어 수준의 병렬성을 이용하는데 장애가 되는 요인 중에 하나는 분기문에 의한 제어 흐름의 변화이다. 단일 칩 멀티프로세서는 쓰레드 수준의 병렬성을 이용하는 프로세서이다. 그러나 다중 쓰레드를 고려하지 않고 작성된 프로그램을 수행하는 경우에는 단일 칩 멀티프로세서의 성능을 최대한 사용할 수 없는 단점이 있다. 이와 같은 두 가지 성능 저하 요인을 극복하기 위해 본 논문에서는 다중 경로 수행 기법을 단일 칩 멀티프로세서에 적용한 분기 동시 수행 기법을 제안한다. 제안된 방법에서는 유휴 중인 프로세서를 이용하여 조건 분기의 두 흐름을 모두 수행하게 한다. 이를 통하여 분기문에 의한 제어 흐름이 끊기는 것을 막고 유휴 시간을 줄여서 프로세서의 효율을 높일 수 있다. 시뮬레이션을 통하여 본 논문에서 제시한 분기 동시 수행의 효과를 분석한 결과 분기 동시 수행으로 약 20%의 유휴 시간이 감소하였고, 분기 예측 성공률은 최대 10% 향상 되었다. 전체적으로 일반적인 단일 칩 멀티프로세서에 비해 최대 39%의 성능 향상을 이루었고, 슈퍼스칼라 프로세서에 비해 최대 27%의 성능 향상을 이루었다.

• 한국컴퓨터정보학회논문지
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• 제16권9호
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• pp.1-10
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• 2011

동작 주파수의 증가는 싱글코어 프로세서의 성능을 크게 향상시키는 반면 전력 소모 증가와 높은 온도로 인한 신뢰성 저하 문제를 유발하고 있다. 최근에는 싱글코어 프로세서의 한계점을 극복하기 위한 대안으로 멀티코어 프로세서가 주로 사용되고 있다. 하지만, 멀티코어 프로세서를 2차원 구조로 설계하는 경우에는 내부 연결망에서의 전송 지연 현상으로 인해 프로세서의 성능 향상이 제약을 받고 있다. 내부 연결망에서의 전송 지연을 줄이기 위한 방안으로 멀티코어 프로세서를 3차원 구조로 설계하는 연구가 최근 큰 주목을 받고 있다. 2차원 구조 멀티코어 프로세서와 비교하여 3차원 구조 멀티코어 프로세서는 성능 향상과 전력 소모 감소의 장점을 지닌 반면, 높은 전력 밀도로 인해 발생된 발열 문제가 프로세서의 신뢰성을 위협하는 문제가 되고 있다. 3차원 멀티코어 프로세서에서 발생되는 발열 문제에 대한 상세한 분석이 제공된다면, 프로세서의 신뢰성을 확보하기 위한 연구 진행에 큰 도움이 될 것으로 기대된다. 그러므로 본 논문에서는 3차원 멀티코어 프로세서의 온도에 밀접하게 연관된 요소인 작업량, 방열판과의 거리, 그리고 적층되는 다이의 개수와 온도 사이의 관계를 자세히 살펴보고 높은 온도가 프로세서의 성능에 미치는 영향 또한 분석하고자 한다. 특히, 2차원 구조 멀티코어 프로세서와 3차원 구조 멀티코어 프로세서에서의 온도 문제를 함께 분석함으로써, 온도 측면에서 효율적인 프로세서 설계를 위한 가이드라인을 제시하고자 한다.

• 디지털융복합연구
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• 제12권4호
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• pp.311-318
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• 2014

본 논문은 의료영상시스템, 공장자동화 시스템에서 핵심기술인 정확한 검사와 계측을 위하여 보다 선명하고 안정정인 환경을 제공하기 위한 조명으로 고휘도 LED를 이용한 조명광원의 제어기를 개발하였다. 고휘도 LED 전용드라이버를 장착하여 정전류 방식으로 안정된 전원을 공급하도록 설계하고, 32비트 ARM 프로세서 코어를 사용하여 화상처리 시 필수적인 요소인 광량을 256단계로 나누어 리모트 컨트롤 및 외부 인터페이스가 가능하도록 하여 볼륨의 저항 값 오차로 인하여 발생되는 밝기 값의 부정확을 방지하고 디지털화함으로써 빛의 재현성을 개선하였다. 아나로그 전원에 비하여 조광 범위가 넓고 낮은 레벨에서도 조광이 가능하도록 설계 하였으며 또한 RS-485 통신기능을 추가하여 외부장치로부터 데이터를 받아 사용자가 광량조절 및 ON/OFF 제어가 가능하도록 개발 하였다.

• 한국인터넷방송통신학회논문지
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• 제14권4호
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• pp.113-120
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• 2014

본 논문은 최근 각광을 받고 있는 차선 이탈 알림 서비스인 LDW(Lane Departure Warning)와 같은 안정성 서비스를 제공하기 위하여, 비대칭 멀티코어 플랫폼을 구성한다. 멀티코어 플랫폼은 고속 영상처리를 담당하는 고속영상 MCU(Micro Controller Unit) 코어와 안정적인 제어를 요하는 곳에 저속 제어 MCU코어를 사용하는 멀티코어 H/W 플랫폼상에 AUTOSAR S/W플랫폼을 포팅하고, AUTOSAR 개발방법론에 따른 MBD(Model Based Development) 기반 모델을 활용하여 LDW 소프트웨어 컴포넌트(SW-C)를 설계하고 동작을 검증한다. 또한 고속 영상 MCU와 저속 제어 MCU간에는 가상화 기법을 사용하지 않고 타이머 기반 공유 메모리를 이용한 폴링 기법의 IPC(Inter Processor Communication) 기능을 개발하고, 외부 타 ECU(Electronic Contol Unit)와의 CAN 통신기능을 개발하여 알람 신호, 차량 시뮬레이션 신호와 같은 제어 신호 송수신을 처리할 수 있도록 AUTOSAR S/W 플랫폼을 적용한다. 본 연구를 통하여 고속 및 저속 비대칭 멀티코어상에 AUTOSAR가 탑재된 ECU 기능 개발이 가능함을 확인함으로써, ADAS(Advanced Driver Assistance System)와 같은 다양한 응용 서비스들을 제공할 수 있게 되며, ISO 26262로 대변되는 차량 기능안정성 확보가 가능하게 된다.

• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.91-98
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• 2008

국내 지상파 DMB방송 표준에서는 2003년 말 국제 표준으로 제정한 MPEG-4 BSAC(Bit Sliced Arithmetic Coding) 오디오 복호화 방식를 표준으로 채택하였다. 본 논문에서는 MPEG-4 BSAC 오디오 복호화기의 주요 도구 및 모듈에 대해 32비트 고정소수점 연산으로 구현하고 ARM926EJ-S 프로세서에 인라인 어셈블리(Inline Assembly)를 적용하여 최적화 한다. 최적화에 대해 본 논문에서는 RISC프로세서인 ARM926EJ-S의 Core Cycle을 가장 높게 발생시키는 곱셈 및 MAC(Multiply And Accumulation)연산에 집중한다. 그리고 각 모듈 및 도구에서 빈번히 발생하는 곱셈 연산과 MAC연산의 처리를 효율적으로 하기 위하여 대상 프로세서인 ARM926EJ-S에서 사용 가능한 ARMv5용 어셈블리 명령어를 분석하여 사용한다. 최적화된 결과는 MIPS(Million Instruction Per Second)를 기준으로 평가한다. 구현 결과는 96kbps BSAC bitstream을 65MHz CPU clock에서 실시간으로 디코딩할 수 있음을 보여준다.