• 대한전자공학회논문지SD
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• 제47권4호
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• pp.50-61
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• 2010

최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다.

• 한국정보통신학회논문지
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• 제21권6호
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• pp.1075-1082
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• 2017

본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.536-537
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• 2008

최근 홈 네트워킹 기술과 연동된 가전제어 및 서비스에 대한니즈가 증대�� 있어 다양한 디지털 가전기기가 개발되고 있다. 특히 국내외적으로 많은 홈 네트워크 관련 제품들이 생산되고 있으며 이는 궁극적으로 이기종 네트워크 환경에서 유무선 통신의 구된 없이 다양한 기기를 네트워크에 접속할 수 있는 서비스를 제공한다. 기존 중 저속 전력선 모뎀의 경우 홈 네트워크에서 전력선으로 들어오는 신호를 수신하기 위해 전력소모가 가장 많은 Main Processor에서는 항상 Wake-On 상태를 유지하고 있다. 하지만 중 저속 전력선 모뎀의 송수신을 관장하는 Main Processor를 보게 되면 크게 통신 프로토콜을 관장하는 Main CPU와 실제 전력선 신호 송수신을 관장하는 PLC Core로 나뉠 수 있다. 홈네트워크상에 전력선으로 들어오는 신호를 수신하기 위해서는 PLC Core는 항상 Wake-On 상태를 유지해야 하지만 Main CPU의 경우는 전력소모를 최소화하기 위해 Idle 상태를 유지하더라도 Host Controller와의 Stand-by & Wake On 신호와 인터럽트 발생기능을 이용하게 되면 전력선 통신에 문제가 없이 대기모드를 지원하는 저전력 전력선 통신 모뎀 개발이 가능하다. 이에 본 연구에서는 저전력 대기모드를 지원하는 전력선 통신 모뎀 개발에 관한 연구를 하고자 한다.

• 한국통신학회논문지
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• 제39C권8호
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• pp.722-730
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• 2014

하드웨어의 발전으로 많은 기기가 휴대화 됨에 따라 많은 어플리케이션이 데이터 송수신을 필요로 하게 되었다. 또한 Application Processor (AP)의 발전으로 인해 스마트폰에서도 멀티 코어 및 멀티 쓰레드의 활용이 필수가 되었다. 따라서 본 논문은 데이터 송수신과 프로세싱이 동시에 이루어지는 시스템에서 다양한 데이터 통신 속도, 코어 수, 쓰레드 수를 활용하여 성능을 평가 하고 전력 소모를 분석하였으며, 성능 향상과 효율적인 전력소모 측면에서의 적절한 쓰레드 수를 결정할 수 있는 방향을 제시한다.

• 한국인터넷방송통신학회논문지
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• 제12권6호
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• pp.175-180
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• 2012

최근에 이르러, 수퍼스칼라 프로세서의 하드웨어 복잡도와 성능 한계의 문제를 극복하기 위하여 멀티코어 프로세서가 각종 컴퓨터 시스템에 상용화되어 널리 이용되고 있다. 이 때, 멀티코어 프로세서의 성능에 큰 영향을 미치는 것은 명령어 캐쉬와 데이터 캐쉬의 구성 방법과 용량이다. 본 논문에서는 캐쉬의 구조와 용량이 멀티코어 프로세서의 성능에 미치는 영향을 분석하기 위하여, 다양한 캐쉬의 구조와 용량으로 구성되는 2 개에서 16 개까지의 멀티코어 프로세서에 대하여 SPEC 2000 벤치마크를 입력으로 하여 모의실험을 수행하였다. 모의실험 결과, 명령어 캐쉬와 데이터 캐쉬의 구조를 2 차 연관도로 구성하고 각 용량을 64 KB로 설정할 때 하드웨어의 비용 대 성능 효과가 가장 높았다.

• 정보처리학회논문지A
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• 제17A권6호
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• pp.275-280
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• 2010

본 논문에서는 Cell BE 프로세서를 사용한 효율적인 병렬 블록 암호화 알고리즘을 제시한다. 제안하는 알고리즘은, 이종 프로세서인 Cell BE의 특성을 효율적으로 활용하기 위하여 PPE와 SPE에 서로 다른 부호화/복호화 방식을 적용하여 그 성능을 개선하였다. 본 논문에 제시된 구현 방식을 바탕으로 검증된 결과에 따르면, 제안하는 알고리즘은 고성능 네트워크 시스템을 지원할 수 있는 2.59Gbps의 성능을 보여준다. 이는, 다른 다중 코어 프로세서의 병렬 구현 방식과 비교할 때, 1.34배 증가된 성능의 부호화/복호화 속도를 제공한다.

• ETRI Journal
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• 제31권6호
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• pp.732-740
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• 2009

This paper describes the implementation of a digital audio effect system-on-a-chip (SoC), which integrates an embedded digital signal processor (DSP) core, audio codec intellectual property, a number of peripheral blocks, and various audio effect algorithms. The audio effect SoC is developed using a software and hardware co-design method. In the design of the SoC, the embedded DSP and some dedicated hardware blocks are developed as a hardware design, while the audio effect algorithms are realized using a software centric method. Most of the audio effect algorithms are implemented using a C code with primitive functions that run on the embedded DSP, while the equalization effect, which requires a large amount of computation, is implemented using a dedicated hardware block with high flexibility. For the optimized implementation of audio effects, we exploit the primitive functions of the embedded DSP compiler, which is a very efficient way to reduce the code size and computation. The audio effect SoC was fabricated using a 0.18 ${\mu}m$ CMOS process and evaluated successfully on a real-time test board.

• 대한전기학회논문지
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• 제45권4호
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• pp.490-500
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• 1996

The conventional method to deal with current transformer (CT) Saturation is over dimensioning of the core so that CTs can carry up to 20 times the rated current without exceeding 10% ratio correction. However, this not only reduces the sensitivity of relays as some errors may still be present in the secondary current when a severe fault occurs, but also increases the CT size. This paper presents an algorithm for compensating the distorted secondary current of iron-cored CTs under CT saturation using the magnetization (flux-current : .lambda.-i) curve and its performance is examined for fault currents encountered on a typical 345[kV] Korean transmission system, under a variety of different system and fault conditions. In addition, the results of hardware implementation of the algorithm using a TMS320C10 digital signal processor are also presented. The proposed algorithm can improve the sensitivity of relays to low level internal faults, maximize the stability of relays for external faults, and reduce the required CT core cross-section significantly. (author). refs., figs.

• 한국산업융합학회 논문집
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• 제27권1호
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• pp.87-95
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• 2024

This study is on modulo scheduling algorithms for multicore processor in machine learning applications. Machine learning algorithms are designed to perform a large amount of operations such as vectors and matrices in order to quickly process large amounts of data stream. To support such large amounts of computations, processor architectures to support applications such as artificial intelligence, neural networks, and machine learning are designed in the form of parallel processing such as multicore. To effectively utilize these multi-core hardware resources, various compiler techniques are being used and studied. In this study, among these compiler techniques, we analyzed the modular scheduler, which is especially important in one core's computation pipeline. This paper looked at and compared the iterative modular scheduler and the swing modular scheduler, which are the most widely used and studied. As a result, both schedulers provided similar performance results, and when measuring register pressure as an indicator, it was confirmed that the swing modulo scheduler provided slightly better performance. In this study, a technique that divides recurrence edge is proposed to improve the minimum initiation interval of the modulo schedulers.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제9권2호
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• pp.25-30
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• 2020

열화상 시스템은 물체로부터 발산되는 적외선을 영상화하여 물체를 탐지하는 장점으로 인해 군수 분야에 많이 활용되었다. 그러나 Security 시스템과 자동차 시장에 수요가 증가함에 따라 민수 분야로 활용분야가 넓어지고 있다. 기존에는 대부분 FPGA 기반으로 열화상 열상 모듈을 개발하였지만 민수 분야에 다양한 요구사항 및 범용성에 유연한 대처가 힘든 실정이다. 따라서 다양한 요구사항과 범용성을 만족하기 위한 시스템의 필요성이 대두되었다. 본 논문에서는 멀티코어 이미지 프로세서를 이용한 열화상 영상 처리 시스템을 제안한다. 제안된 시스템은 기존 FPGA 기반 시스템이 아닌 멀티코어 이미지 프로세서를 사용함으로써 범용 영상 입·출력 인터페이스 및 각종 디바이스를 지원함에 따라 다양한 요구사항과 범용성을 만족한다. 따라서 시스템 구축 시 뛰어난 접근성으로 인하여 시스템 추가/변경으로 인한 개발 비용 및 기간을 단축할 수 있다. 이러한 장점으로 다양한 고객 요구사항 만족, 개발 비용 및 시간 단축, 제품 출시일 등 다양한 이점을 얻을 것으로 기대한다.