• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.933-936
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• 1993

A high speed fuzzy processor using bipolar technology is proposed in this paper. The hardware system uses a high-speed current-mode membership function circuit and normalization technique. The new membership function circuit generates an ideal membership function of the fuzzy set and its circuit is also simple and available for VLSI implementation. Several techniques have been implemented to speed up response of the processor. The fuzzy processor has been designed and implemented in bipolar circuit technology. The experiments and simulations show that the response speed is below 100ms. It can also be expected that the fuzzy processor can be integrated on one chip and its response time is only about the order of nanoseconds.

• 한국군사과학기술학회지
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• 제8권2호
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• pp.30-37
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• 2005

In this paper, we propose how to design a fire control system main control board for individual combat weapons using a small and low power processor. To design an electric board of small weapon systems, Size and power consumption are very important factors. We solved the problem using selection of an adaptive processor, introduction of MicroChipPackaging method, and separate design of a main board Also we applied these methods to make the fire control system for small arms.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.241-244
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• 2000

본 논문에서는 HDL을 이용하여 간략형 8-bit 프로세서를 설계하였다. 본 논문에서 설계한 8-bit 프로세서는 3가지의 주소 지정 방법으로 19개의 명령어를 수행하며, 256Kbyte의 메모리와 IR, PC, SP, Y, MA, MD, AC, IN, OUT의 레지스터를 가지고 있다. 설계된 간략형 8-bit 프로세서를 시뮬레이션을 통하여 작동 검증하였고 FPGA 칩상에 합성하였다.

• 전기학회논문지
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• 제62권2호
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• pp.252-256
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• 2013

In order to overcome the complexity and performance limit problems of superscalar processors, the multi-core architecture has been prevalent recently. Usually, the number of cores mostly used for the multi-core processor architecture ranges from 2 to 16. However in the near future, more than 32-cores are likely to be utilized, which is called as many-core processor architecture. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the 32 to 1024 many-core architectures extensively. For 1024-cores, the average performance scores 15.7 IPC, but the performance increase rate is saturated.

• 한국광학회지
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• 제14권6호
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• pp.588-593
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• 2003

지능형 구조물에서의 진동 등과 같이 주파수가 1 KHz에 이르는 물리량을 고감도로 측정할 수 있는 광섬유센서를 위한 신호 처리기를 구현하기 위하여 광섬유자이로스코프에 적용되었던 전디지털 위상추적신호처리(ADPT)를 교류량 측정용(다이나믹)으로 변경하여 설계하였다. 구현된 다이나믹 ADPT 신호처리기를 광섬유 Mach-Zehnder간섭계에 적용하여 성능을 평가한 결과 ADPT신호처리방식의 한계인 -50 ㏈에 가까운 전고조파 왜율을 가짐을 확인하였다.

• 대한임베디드공학회논문지
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• 제6권2호
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• pp.100-107
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements(PEs) and operates on a 3-stage pipelining. Experimental results for the JPEG encoding algorithm indicate that the proposed parallel processor outperforms conventional parallel processors in terms of performance and energy efficiency. In addition, the proposed parallel processor architecture was developed and verified with verilog HDL and a FPGA prototype system.

• Design & Manufacturing
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• 제16권3호
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• pp.34-38
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• 2022

Regular expression pattern matching is widely used in applications such as computer virus vaccine, NIDS and DNA sequencing analysis. Hardware-based pattern matching is used when high-performance processing is required due to time constraints. ReCPU, SMPU, and REMP, which are processor-based regular expression matching processors, have been proposed to solve the problem of the hardware-based method that requires resynthesis whenever a pattern is updated. However, these processor-based regular expression matching processors inefficiently handle repetitive operations of regular expressions. In this paper, we propose a new instruction set to improve the inefficient repetitive operations of ReCPU and SMPU. We propose REMPi, a regular expression matching processor that enables efficient iterative operations based on the REMP instruction set. REMPi improves the inefficient method of processing a particularly short sub-pattern as a repeat operation OR, and enables processing with a single instruction. In addition, by using a down counter and a counter stack, nested iterative operations are also efficiently processed. REMPi was described with Verilog and synthesized on Intel Stratix IV FPGA.

• 한국멀티미디어학회논문지
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• 제16권2호
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• pp.198-205
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• 2013

본 논문에서는 다중블럭 실행을 이용하는 멀티코어 비순차 수퍼스칼라 프로세서 아키텍쳐의 성능을 분석하였다. 이것을 위하여 SPEC 2000 벤치마크를 입력으로 하며, 윈도우 크기가 32와 64이고 1개에서 4개의 다중블럭을 실행하는 멀티코어 비순차 수퍼스칼라 프로세서에 대하여 1 코어에서 16 코어까지 광범위한 모의실험을 수행하였다. 모의실험 결과, 4개의 다중블럭을 실행하는 멀티코어 비순차 수퍼스칼라 프로세서는 같은 사양에서 단일 블럭을 실행할 때보다 평균 22.0%의 성능 향상을 가져왔다.

• 전기전자학회논문지
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• 제13권2호
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• pp.253-259
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• 2009

본 논문에서는 전용하드웨어를 사용하지 않는 새로운 구조의 범용 그래픽 쉐이더 프로세서를 제안한다. 최근 모바일 기기에서는 고성능을 유지하면서 저전력의 작은 크기를 가지는 그래픽 프로세서를 요구한다. 제안하는 쉐이더 프로세서는 OpenGL ES 2.0 그래픽 파이프라인 전체를 쉐이더 명령어로 실행할 수 있는 GP-GPU 구조를 갖는다. 프로그램을 구현하여 하나의 프로세서로 모든 그래픽 파이프라인 처리가 가능하기 때문에 Rasterization Unit과 같은 별도의 전용 하드웨어를 필요로 하지 않는다. 따라서 쉐이더 프로세서 하나로 Fully Programmable 3D Graphics Engine 구현이 가능하며 기존 쉐이더 프로세서에 비해 하드웨어 크기를 60% 줄였다.

• 한국인터넷방송통신학회논문지
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• 제18권3호
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• pp.177-183
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• 2018

현재, 영상처리, 음성처리, 필터링, 등화 등의 분야에 디지털 신호처리 시스템이 광범위하게 쓰이고 있다. 더불어, 디지털 신호처리 시스템을 구성하는 디지털 신호처리 프로세서의 성능에 지대한 영향을 미치는 DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 따라서, 모의실험을 통하여 디지털 신호처리 프로세서의 성능에 대한 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 싸이클 단위로 정확하게 동작하는 DRAM 시뮬레이터와 연동할 수 있는 디지털 신호처리 프로세서 모의실험기를 개발했다. 그리고 UTDSP 디지털 신호처리 벤치마크를 개발한 모의실험기에 대한 입력으로 하여, DRAM이 디지털 신호처리 프로세서의 성능에 끼치는 영향을 분석하였다.