• 대한전자공학회논문지SD
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• 제40권8호
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• pp.598-609
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• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

• 한국산학기술학회논문지
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• 제16권4호
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• pp.2364-2369
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• 2015

본 논문에서는 고정밀 로터용 원심주조기 방식을 연구 및 개발함으로써 관련 업종의 생산성 향상을 위하여 로터의 충진율 해석을 통해 RPM에 따른 로터의 충진율을 비교해 최적의 RPM을 제시하였다. 회전속도가 600 rpm일 때 충진율 99.47%를 보여줌으로써 실제 작업현장에서의 결과와 비슷하므로 이를 토대로 추가적으로 수행하여 그 결과를 이용한다면 보다 정확한 공정설계를 할 수 있을 것으로 사료된다. 또한 소형 레이들의 전도율해석을 통하여 고품질의 주조제품이 생산될 수 있도록 적합한 소형 레이들의 온도를 분석하였다. 니크롬선을 이용한 가열장치가 없는 경우는 $427^{\circ}C$까지 급격히 떨어진 상태로 알루미늄용액이 급격히 굳어지기 시작했다. 그러나 니크롬선의 가열장치가 있는 경우에는 알루미늄 용액의 용융온도인 $660^{\circ}C$이상을 유지한 상태에서 작업을 할 수 있었으며 온도변화가 거의 없음을 알 수 있었다.

• 한국산업융합학회 논문집
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• 제26권6_2호
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• pp.1011-1017
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• 2023

In this study, the harmless crack size (a_hml) by double shot peening (DSP) using shot balls with different diameters was evaluated on carburized, quenched-tempered SCM822H steel. The minimum crack size (a_NDI) detectable by non-destructive inspection was also evaluated. The relationship between the crack size (a_25,50) that reduces the fatigue limit by 25% and 50% and a_hml was evaluated. The residual stress of DSP was greater in SP_(0.6+0.08) than SP_(0.8+0.08) and appeared deeper in the depth direction. In addition, the hardness below the surface appeared larger. The fatigue limit of DSP increased 2.07 times and 1.95 times compared to non-SP. All a_hml of the DSP specimen was determined at the depth (a). The compressive residual stress distribution affects a_hml, and the a_hml of SP_(0.6+0.08), which has a large compressive residual stress and a high fatigue limit, appeared large. a_hml of SP_(0.6+0.08) introduced deeper than the residual stress of SP_(0.8+0.08) is larger in the range of As=1.0-0.3. Since the residual stress in the thickness direction has a greater effect on a_hml than the residual stress at the surface, it is necessary to introduce it more deeply. The relation of a_hml, a_25,50, and a_NDI were evaluated in the point for safety and reliability.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.31-38
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• 2005

본 논문에서는, UTMI호환 USB2.0 PHY 칩의 구조와 세부 설계 내용 전반에 대하여 기술하였다. 노이즈 채널 환경에서, 수신데이터의 유효성을 판단하기 위한 방법으로 squelch 상태 검출 회로 및 전류모드 슈미트-트리거 회로를 설계하였으며, 레플리카 바이어스 회로를 사용한 온칩 종단(ODT) 회로와, 480Mbps 데이터 송신을 위한 전류모드 차동 출력 구동회로를 설계하였다. 또한, 플레시오크로너스 클럭킹 방식을 사용하는 USB 시스템에서, 송수신단 사이의 주파수 차이를 보상하기 위하여, 클럭데이터 복원회로와 FIFO를 사용한 동기화 회로를 설계하였다. 네트웍 분석기를 이용한 손실전송선(W-model) 모델 파라미터를 측정을 통해 추출하였으며, 설계를 위한 시뮬레이션 과정에 활용하였다. 설계된 칩은 0.25um CMOS 공정으로 제작하였으며, 이에 대한 측정 결과를 제시하였다. IO패드를 제외한 칩의 코어 면적은 $0.91{\times}1.82mm^2$ 이었고, 2.5V 전원전압에서 전체 전력소모량은, 480MHz 동작 시 245mW, 12MHz 동작 시 150mW로 시뮬레이션 되었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.87-93
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• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

• 한국통신학회논문지
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• 제42권4호
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• pp.864-870
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• 2017

본 논문은 넓은 부하 전류를 요구하는 휴대 기기에서 사용될 목적으로 주파수 전압 변환을 이용하여 모드 제어 가능한 듀얼 모드 벅 변환기를 설명한다. 기존의 히스테스테릭 벅 변환기의 문제인 저 부하에서의 PLL 보상 및 효율 저하를 제안하는 듀얼 벅 변환기의 개선된 PFM 모드를 통해 해결한다. 또한 기존의 듀얼 모드 벅 변환기의 주요 회로인 모드 제어기에서의 부하 변화 감지의 어려움과 느린 모드 전환 속도를 제안하는 모드 제어기로 개선 시킨다. 제안하는 모드 제어기는 최소 1.5us의 모드 전환 시간을 가진다. 제안하는 DC-DC 벅 변환기는 $0.18{\mu}m$ CMOS 공정에서 설계하였으며 칩 면적은 $1.38mm{\times}1.37mm$이다. 기생 소자를 포함한 인덕터와 커패시터를 고려한 후 모의실험 결과는 1~500mA의 부하 전류 범위에서 입력 전압을 2.7~3.3V를 가지며 PFM 모드는 65mV이내, 히스테리틱 모드에서는 고정된 스위칭 주파수 상태에서 16mV의 출력 리플 전압을 가지는 1.2V의 출력 전압을 생성한다. 제안하는 듀얼 모드 벅 변환기의 최대 효율은 80mA에서 95%를 나타내며 해당 전체 부하 범위에서 85% 이상의 효율을 지닌다.

• 한국식품과학회지
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• 제23권1호
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• pp.88-92
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• 1991

스크류조합을 달리한 실험실용 twin-screw extruder를 사용하여 corn grit를 원료 투입량($30{\sim}60\;kg/hr$), 스크류 회전속도($200{\sim}400\;rpm$) 및 die hole 수($2{\sim}6$개) 범위에서 압출하면서 측정된 system parameters(압출온도, 기계적 에너지 소모율, 평균 체류시간)가 압출물의 특성을 나타내는 target parameters(수분 증발량, 수분 용해도지수 및 수분 흡착지수)에 미치는 영향을 스크류 조합별과 전체 실험결과를 다중회귀분석을 통하여 회귀식으로 나타내면, 스크류조합별 관계식에서는 상관계수가 0.90 이상 이었으며, 구획하지 않은 전체 회귀식에서는 0.80 정도의 상관계수를 보였다. 이상의 결과는 system analysis approach을 이용하면, 상이한 extruder사이의 조업자료 중 system parameters의 분석을 통하여 목적 제품의 특성을 예측할 수 있는 가능성을 보여준다고 생각된다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.94-99
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• 2010

본 논문에서는 공정, 전압, 온도 변화에도 전하 펌프의 전류부정합을 자동으로 보정하기 위한 전하 펌프 구조를 제안한다. 일반적으로 위상 동기 루프의 위상 잡음 및 스퍼 성능을 향상시키기 위해서 전하 펌프의 전류부정합을 최소화해야 한다. 전류부정합을 보정하기 위해서 복제 전하 펌프로부터 전류 복사를 통해 어떠한 경우에도 실제 전류 차이만큼을 피드백 하도록 하는 방법을 제안하였다. 이 방법은 전하 펌프의 전류부정합을 해결하기 위한 여러 가지 방법 중에서도 상대적으로 간단한 회로로 구성할 수 있으며, 부정합 전류치를 그대로 복사하기 때문에 높은 정확도를 가진다. 기존에 제안되었던 방법들은 대부분 다이나믹 특성에 대한 성능이 부족하지만 본 논문에서 제안된 방법은 실시간으로 보정기능을 수행함으로써 다이나믹 특성에서도 우수한 성능을 가진다. 제안하는 전하 펌프는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며, 면적은 $100{\mu}m\;{\times}\;160{\mu}m$이다. 1.2V의 공급전압에서 0.2V ~ 1V의 출력 전압 범위를 가진다. 충전 전류와 방전 전류는 $100{\mu}A$이며, PVT variation에 대한 전류 부정합은 1% 미만이다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.673-684
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• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.

• 방사성폐기물학회지
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• 제7권4호
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• pp.213-218
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• 2009

전해제련 공정은 악티늄족 원소를 동시에 회수하는 공정으로써, Pyroprocessing의 핵확산 저항성을 보장하는 중요한 공정이다. 공학규모의 전해제련 장치를 설계하기 위한 기본 도구를 개발하기 위해서 실험실 규모의 장치에 대한 열전달 해석을 수행하였다. 열전달 해석을 수치 해석적으로 계산하기 위해 ANSYS CXF 상용 코드를 사용하였다. 열전달 해석 결과, 가열부의 길이가 수직으로 용융염의 높이보다 약3배 이상이 되었을 때, 용융염의 온도를 일정하게 유지할 수 있었으며, 냉각부의 길이는 그 영향이 미비하였다. 전해조 덮개 아래의 아르곤 가스의 온도는 냉각 판의 개수에 따라 감소하였으며, 5개 이상 설치 할 경우 $250^{\circ}C$ 이하로 유지할 수 있음을 보였다. 이러한 계산 결과는 실제 실험 장치에서 측정된 장치 내부 온도 분포와 경향성이 일치하는 것을 볼 수 있었다. 본 연구에서 해석 된 전해제련 장치의 열 분포 특성은 공학규모 장치의 설계를 위해 중요한 자료로 사용 될 수 있을 것이다.