본 논문에서는 보다 소형화된 마이크로스트립 패치 안테나를 제작하기 위해 패치 밑면과 접지면 상에 Iris를 수직으로 부착한 3차원 구조의 마이크로스트립 안테나를 설계$\cdot$제작하였다. 부착된 Iris에 의해 패치 밑면에 흐르는 전류의 경로 증가 및 패치 내부의 유전율이 증가되는 효과를 얻고자 하였으며, 제작결과 중심주파수 1.575 GHz에서 높이 9 mm의 평면형 마이크로스트립 패치 안테나(패치 길이 81.5 mm$\times$패치 폭 90 mm)와 비교하여, 지그재그형으로 Iris를 부착한 경우 최대 $79.1\%$(17 mm$\times$90 mm)의 안테나 길이 단축 효과가 나타났다. 이때 측정된 이득 -1.15 dBd, -10 dB 대역폭 $6.2\%$(98 MHz), E-면 HPBW $154^{\circ}$를 나타내어 본 논문에서 제안된 Iris 를 부착한 마이크로스트립 안테나가 소형화에 유효함을 확인하였다.
TV파와 같은 수명편파용 광대역 전파흡수체를 설계하기 위해 평판 페라이트층 위에 핀형 페라이트를 적충한 전파흡수체를 제안하였다. 제안한 전파홉수체를 등가재료정수법을 이용하여 최적 치수를 구하고, 이 때의 전파흡수능을 기존의 흡수체의 흡수능과 비교하였다, 둥가재료정수법이라는 근사법의 타당성을 확인하기 위하여 Hashin-Strikman의 경계치를 이용한 경우의 실효유전율과 비교하였다. 나아가서, 등가재료정수법에 의한 전파흡수능과 도파관모델로 근사하여 FDTD법으로 구한 전파홉수능을 비교한 결과, 이들은 서로 잘 일치함을 확인하였다. 따라서, 제안한 단일편파용 전파흡수체는 30 MHz-5830 MHz의 광대역 특성을 가지며, 이러한 구조의 전파흡수체를 설계 또는 해석하는 데에는 등가재료정수법으로도 충분히 유효함이 입증되었다.
게이트의 길이가 100nm 이하인 경우에는 절연막의 두께도 1.5nm 이하로 스케일링되며, 도핑농도도 증가하게 되기 때문에 소자의 문턱전압 변화, 게이트 절연막의 터널링에 의한 허용치 이상의 누설전류의 발생 등 여러 가지 문제점이 발생될 수 있다. SiO$_2$ 유전체는 1.5nm 두께 이하에서 터널링 전류가 1A/cm$^2$ 이상이 될 것으로 예상되므로, 게이트 절연막으로 사용될 수 없다. 본 연구에서는 이러한 터널링에 의한 누설전류의 영향을 줄이기 위하여 더블게이트 MOSFET(DGMOSFET)를 고안하였다. SiO$_2$ 유전체의 두께가 1nm이하에서도 이러한 누설전류의 영향을 줄일 수 있게 되었다. 그러나 나노 크기의 소자를 개발하기 위해서는 유전율이 매우 큰 게이트 절연체가 개발되어야 한다.
본 논문에서는 실내 무선LAN 환경에서 발생하는 다중반사에 의한 통신속도 저하 및 데이터 손실과 같은 문제점을 해결하기 위한 전파흡수체를 설계하였다. 먼저 자성손실 재료인 Sendust와 지지재인 CPE(Chlorinated Polyethylene)조성비별 전파흡수체 샘플을 제작하였고, 각 샘플의 재료정수를 이용하여 시뮬레이션 한 결과, 최적의 조성비가 Sendust : CPE = 80 : 20 wt.% 임을 확인하였다. 그리고 시뮬레이션 결과를 토대로 전파흡수체를 실제작하였다. 제작된 전파흡수체의 측정 결과 시뮬레이션 결과와 잘 일치하였으며, 제작된 전파흡수체는 두께 3.2 5mm 조성비 Sendust : CPE = 80 20 wt.%이며, 중심주파수 2.4 GHz에서 19 dB의 전파흡수 특성을 보였다.
Chlorosulfonated polyethylene (CSPE) was not flooded seawater and flooded seawater & freshwater for 5 days, respectively, and these samples are referred to as BSF(before seawater flooding) and ASFF(after seawater & freshwater flooding), respectively. The apparent density, dissipation factor, relative permittivity, melting temperature, dielectric breakdown time and increased time of applied voltage are higher than those of BSF, but the insulating resistance, dielectric strength, percent elongation and glass transition temperature of ASFF are lower than those of BSF. The differential temperature of those is $0.026{\sim}0.028(^{\circ}C)$ after AC and DC voltage is applied to ASFF, respectively, and the differential temperature of those is $0.013{\sim}0.037(^{\circ}C)$ after AC and DC voltage is applied to BSF, respectively. In the case AC and DC voltage is applied to ASFF as well as BSF, the variations in temperature of AC voltage are higher than those of DC voltage. It is investigated that dielectric loss due to dissipation factor ($tan{\delta}$) is related to electric dipole conduction current. It is certain that the ionic (electron or hole) leakage current was increased by conducting ions such as $Na^+$, $Cl^-$, $Mg^{2+}$, $SO_4^{2-}$, $Ca^{2+}$ and $K^+$, those are related to cured atoms of O and S that relatively increased after seawater flooding.
전자기파가 콘크리트 교량 바닥판을 통과할 때 에너지 손실 메카니즘에 의해 신호의 감쇠가 발생하며, 이는 콘크리트의 상대유전율과 전도도, 그리고 지리적 산란 손실의 영향에 따른 것으로 알려져 있다. 본 연구에서는 건전한 콘크리트에 대해서는 레이더파의 감쇠가 상부철근의 깊이와 선형관계에 있다는 점에 착안하여, 일체식 콘크리트 교량 바닥판에서 상태평가 지표로서의 레이더파의 신호감쇠를 실 교량에 적용하여 그 유용성에 대해 검토하였다. 연구결과, 손상된 콘크리트 교량 바닥판에서는 건전한 상태에 비해 상대적으로 큰 감쇠가 일어나며, 레이더 수신파의 총감쇠량에서 반사체의 깊이에 대해 선형적 관계인 부분을 제거하고 난 보정감쇠량은 일체식 콘크리트 교량 바닥판의 상태평가에 유용한 것으로 나타났다. 실제 공용 중인 손상 교량 바닥판에 적용한 결과, 제안된 방법은 교면에서 상부철근까지의 콘크리트 상태를 신뢰성 있게 평가할 수 있으며, 특히, 일체식 바닥판의 주손상요인인 상부철근의 부식환경을 간접적으로 평가할 수 있는 것으로 판단된다.
Capacitors among the embedded passive components are most widely studied because they are the major components in terms of size and number and hard to embed compared with resistors and inductors due to the more complicated structure. To fabricate a capacitor-embedded PCB for in-line process, it is essential to adopt a low temperature process (<$200^{\circ}C$). However, high dielectric materials such as ferroelectrics show a low permittivity and a high dielectric loss when they are processed at low temperatures. To solve these contradicting problems, we studied BMN materials as a candidate for dielectric capacitors. processed at PCB-compatible temperatures. The morphologies of BMN thin films were investigated by AFM and SEM equipment. The electric properties (C-F, I-V) of Pt/BMN/Cu/polymer were evaluated using an impedance analysis (HP 4194A) and semiconductor parameter analyzer (HP4156A). $Bi_2Mg_{2/3}Nb_{4/3}O_7$(BMN) thin films deposited on copper clad laminate substrates by sputtering system as a function of Ar/$O_2$ flow rate at room temperature showed smooth surface morphologies having root mean square roughness of approximately 5.0 nm. 200-nm-thick films deposited at RT exhibit a dielectric constant of 40, a capacitance density of approximately $150\;nF/cm^2$, and breakdown voltage above 6 V. The crystallinity of the BMN thin films was studied by TEM and XRD. BMN thin film capacitors are expected to be promising candidates as embedded capacitors for printed circuit board (PCB).
가해준 하중에 따라 폴리(비닐리덴 플루오라이드) (PVDF) 필름에서 발생하는 전압을 측정하며 분포형 촉각센서로서의 특성을 연구하였다. PVDF 필름에 전기장과 온도를 달리하면서 극화 (poling)의 변화를 주었고 이에 따른 필름의 압전성을 나타내는 $\beta$-결정상의 피크를 FT-IR. DSC와 XRD를 사용하여 확인하였다. 본 연구에서 사용된 온도와 전압의 영역에서는 극화 온도가 증가함에 따라 그리고 극화 전압이 증가함에 따라 $\beta$-결정상은 증가하였으며, 이에 따라 유전상수가 역시 증가하였다. 8$\times$8어레이 (array)로 제작된 촉각센서에 힘을 가하여 극화에 따른 전압 발생량을 측정한 결과, 극화가 많이 된 시편의 경우 높은 전압이 발생하는 것을 확인하였다.
Silicate-silsesquioxane or siloxane-silsesquioxane hybrid thin films are strong candidates as matrix materials for ultra low dielectric constant (low-k) thin films. We synthesized the silicate-silsesquioxane hybrid resins from tetraethoxyorthosilicate (TEOS) and methyltrimethoxysilane (MTMS) through hydrolysis and condensation polymerization by changing their molar ratios ([TEOS]:[MTMS] = 7:3, 5:5, and 3:7), spin-coating on Si(100) wafers. In the case of [TEOS]:[MTMS] 7:3, the dielectric permittivity value of the resultant thin film was measured at 4.30, exceeding that of the thermal oxide (3.9). This high value was thought to be due to Si-OH groups inside the film and more extensive studies were performed in terms of electronic, ionic, and orientational polarizations using Debye equation. The relationship between the mechanical properties and the synthetic conditions of the silicate-silsesquioxane precursors was also investigated. The synthetic conditions of the low-k films have to be chosen to meet both the low orientational polarization and high mechanical properties requirements. In addition, we have investigated a new solution-based approach to the synthesis of semiconducting chalcogenide films for use in thin-film transistor (TFT) devices, in an attempt to develop a simple and robust solution process for the synthesis of inorganic semiconductors. Our material design strategy is to use a sol-gel reaction to carry out the deposition of a spin-coated CdS film, which can then be converted to a xerogel material. These devices were found to exhibit n-channel TFT characteristics with an excellent field-effect mobility (a saturation mobility of ${\sim}\;48\;cm^2V^{-1}s^{-1}$) and low voltage operation (< 5 V). These results show that these semiconducting thin film materials can be used in low-cost and high-performance printable electronics.
In general, organic TFTs are comprised of four components: gate electrode, gate dielectric, organic active semiconductor layer, and source and drain contacts. The TFT current, in turn, is typically determined by channel length and width, carrier field effect mobility, gate dielectric thickness and permittivity, contact resistance, and biasing conditions. More recently, a number of techniques and processes have been introduced to the fabrication of OTFT circuits and displays that aim specifically at reduced fabrication cost. These include microcontact printing for the patterning of metals and dielectrics, the use of photochemically patterned insulating and conducting films, and inkjet printing for the selective deposition of contacts and interconnect pattern. In the fabrication of organic TFTs, microcontact printing has been used to pattern gate electrodes, gate dielectrics, and source and drain contacts with sufficient yield to allow the fabrication of transistors. We were fabricated a pentacene OTFTs on flexible PEN film. Au/Cr was used for the gate electrode, parylene-c was deposited as the gate dielectric, and Au/Cr was chosen for the source and drain contacts; were all deposited by ion-beam sputtering and patterned by microcontact printing and lift-off process. Prior to the deposition of the organic active layer, the gate dielectric surface was treated with octadecyltrichlorosilane(OTS) from the vapor phase. To complete the device, pentacene was deposited by thermal evaporation and patterned using a parylene-c layer. The device was shown that the carrier field effect mobility, the threshold voltage, the subthreshold slope, and the on/off current ratio were improved.
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[게시일 2004년 10월 1일]
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