• 전력전자학회논문지
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• 제7권5호
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• pp.419-426
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• 2002

전류원 하프브릿지 듀얼 컨버터(이하 '듀얼 컨버터')를 위한 새로운 능동형 무손실 스너버가 제안된다. 제안된 능동형 무손실 스너버는 주 스위치의 턴 오프 시 변압기 누설 인덕터로 인해 발생되는 스위치 양단 전압 서지를 흡수해줄 뿐만 아니라 주 스위치 및 부가된 보조스위치의 턴 온 시 영전압 스위칭까지 보장해 주기 때문에 스위칭손실을 거의 무시할 수 있으며, 고 효율 및 고속 스위칭에 매우 유리한 장점을 가져 높은 전력밀도를 가진 고성능승압형 컨버터의 구현을 가능하게 한다. 또한 영전압 스위칭을 위해 별도의 인덕터 없이 변압기의 누설 인덕터만으로 그 구현이 가능하며 보조 스위치의 구동신호가 주 스위치와 교대로(complementary) 온 오프 되므로 별도의 PWM IC가 필요 없는 간단한 구조를 가지며, 제작 시 단가 절감 효과를 얻을 수 있다. 본 논문에서는 기존에 제안된 바 있는 듀얼 컨버터에 제안된 능동형 무손실 스너버를 적용하여 그 동작 원리, 영전압스위칭 조건, 그리고 설계방법 등에 대해 살펴보고 최종적으로 제시된 이론적인 분석결과 및 동작의 유효성 검증을 위해 24V/DC 입력에 200V/DC 출력을 갖는 200W급 축소모델을 제작하여 100kHz로 구동한 실험 결과를 제시한다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.439-446
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• 2004

본 논문에서는 통신 시스템의 저전력, 고속 동작에 적합한 2단 8비트 500Msamples/s ADC 설계 기법을 제안하였다. 이를 위하여 기존의 2단 변환기에서 사용하는 폐쇄형 구조 대신 개방형 구조를 사용하였고 리셋 스위치를 사용하여 mux-array를 이용한 개방형 구조에서 문제가 되는 기생 캐패시턴스에 의한 정착 시간 지연 문제를 해결하여 고속 동작에 적합하도록 하였다. 또한 아날로그 래치를 제안하여 기존의 정적 동작 대신 동적 동작을 통하여 전력 소모를 줄였다. 위에서 제안한 설계 기법을 이용하여 설계된 ADC는 모의실험 결과 103MHz 입력 신호를 500MHz로 샘플링 할 때 7.6비트의 ENOB을 가지며 1.8V 단일 전원에서 203㎽의 전력을 소모한다. 레이아웃은 1-poly 6-metal 0.18$\mu\textrm{m}$ CMOS 공정을 이용하였으며 면적은 760$\mu\textrm{m}$*800$\mu\textrm{m}$이다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1371-1378
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• 2009

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.14-21
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• 2011

본 논문에서는 LTE-Advanced, Software defined radio(SRD)등 4G 이동통신 핵심기술에 응용 가능한 10b 500MS/s $0.13{\mu}m$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 AD는 저전력 특성을 만족하기 위해 특별한 보정기법을 포함하지 않는 단일 채널 형태로 설계되었으며, 500MS/s의 고속 변환속도를 만족하기 위해 폴딩 신호처리 기법을 사용하였다. 또한 하위 7b ADC의 높은 folding rate(FR)을 극복하기 위해 cascaded 형태의 폴딩 인터폴레이팅 기법을 적용하였으며, 폴딩 버스에서 발생하는 기생 커패시턴스에 의한 주파수 제한 및 전압이득 감소를 최소화하기 위해 folded cascode 출력단을 갖는 폴딩 증폭기를 설계하였다. 제안하는 ADC는 $0.13{\mu}m$ lP6M CMOS 공정으로 설계되었으며 유효면적은 $1.5mm^2$이다. 시제품 ADC의 INL, DNL은 10b 해상도에서 각각 2.95LSB, 1.24LSB 수준으로 측정되었으며, 입력주파수 9.27MHz, 500MHz의 변환속도에서 SNDR은 54.8dB, SFDR은 63.4dBc의 특성을 보인다. 1.2V(1.5V)의 전원전압에서 주변회로를 포함한 전체 ADC의 전력소모는 150mW ($300{\mu}W/MS/s$)이다.