• 전자공학회논문지A
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• 제31A권6호
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• pp.188-198
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• 1994

The distributed arithmetic approach has been commonly recognized as an efficient method to implement the inner-product type of computation with fixed coefficients such as DCT/IDCT. This paper presents a novel architecture and the implementation of 2-D DCT/IDCT VLSI chip based on distributed arithmetic. The main feature of the proposed architecture is a fully 2-bit serial pipeline and parallel structure with memory-based signal processing circuitry, which is efficient to the implementation of the bit-serial operation of distributed arithmetic. All modules of the proposed architecture are designed with NP-dynamic circuitry to reduce the power consumption and to increase the performance. This chip is applicable in HDTV systems working at video sampling rate up to 75 MHz.

• Journal of Information Processing Systems
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• 제5권4호
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• pp.175-186
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• 2009

Power consumed by modern computer systems, particularly servers in data centers has almost reached an unacceptable level. However, their energy consumption is often not justifiable when their utilization is considered; that is, they tend to consume more energy than needed for their computing related jobs. Task scheduling in distributed computing systems (DCSs) can play a crucial role in increasing utilization; this will lead to the reduction in energy consumption. In this paper, we address the problem of scheduling precedence-constrained parallel applications in DCSs, and present two energy- conscious scheduling algorithms. Our scheduling algorithms adopt dynamic voltage and frequency scaling (DVFS) to minimize energy consumption. DVFS, as an efficient power management technology, has been increasingly integrated into many recent commodity processors. DVFS enables these processors to operate with different voltage supply levels at the expense of sacrificing clock frequencies. In the context of scheduling, this multiple voltage facility implies that there is a trade-off between the quality of schedules and energy consumption. Our algorithms effectively balance these two performance goals using a novel objective function and its variant, which take into account both goals; this claim is verified by the results obtained from our extensive comparative evaluation study.

• 한국정보처리학회논문지
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• 제3권7호
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• pp.1719-1726
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• 1996

바인딩환경은 로직프로그램의 OR병렬수행 성능에 중대한 영향을 준다. 특히 PE에 대한 원격 교차 접근은 시스템성능 저하를 초래하기 때문에 비단일주소 공간을 갖는 병렬컴퓨터구조상의 분산실행에서는 이문제가 중요시된다. 비단일 주소공간을 갖는 시스템에 관한 몇가지 바인딩 방법이 제안되어 있지만, 그들은 환경패쇄킹 역단일화와 같은 부가적동작이 요구된다. 본 논문에서는 비단일주소 공간구조에서 높은 준패쇄 성의 새로운 바인딩 환경을 제안한다. 이방법은 단일주소 공간에서와 비단일주소 공간 양쪽에 결합된 복합모델이다. 제안된 바인딩 방법은 단일화나 역단일화도 필요없는 명시적 폐쇄 동작이 아닐때에 대단히 효율적이교, 원격접근이 없이 한정접근을 유지한다.

• Journal of the Korean Data and Information Science Society
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• 제26권5호
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• pp.1155-1166
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• 2015

기하급수적으로 증가하는 대용량 데이터를 저장, 분석하는데 기존 방식으로는 거의 불가능하여 이를 가능케 해 주는 기술이 바로 하둡이다. 최근에 R은 하둡기술을 활용하여 분산처리에 기반한 빅데이터 분석 엔진으로 활용되고 있다. 본 논문에서는 R과 하둡의 통합환경인 RHadoop을 이용하여 실제 데이터와 모의실험 데이터에서 다양한 데이터 크기에 따라 병렬 다중 회귀분석을 구현하고자 한다. 또한, 제안된 RHadoop 플랫폼의 성능을 평가하기 위해 기본 R 패키지의 lm 함수, bigmemory 상에서 유용한 biglm 패키지와 처리 속도를 비교하였다. 실험결과 RHadoop은 데이터 노드가 많을수록 병렬처리로 인해 빠른 처리속도를 보였고 또한 대용량의 데이터에 대해 다른 패키지들보다 빠른 처리속도를 보였다.

• 한국정보처리학회논문지
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• 제5권12호
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• pp.3088-3098
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• 1998

순열 방사형 그래프는 병렬 또는 분산 시스템의 상호 연결망 구조로써 n-큐브의 새로운 대안으로 제시되고 있다. 그러나 최근까지 제시된 구조(메쉬, 하이퍼큐브 등)에 대한 오류 허용 설계 모델은 많이 연구되어왔지만 순열 방사형 그래프에 적합한 오류 허용 설계 모델은 연구되고 있지 않다. 따라서 본 논문에서는 순열 방사형 그래프에 적합한 새로운 오류 허용 설계방법을 제안하였다. 이 방법은 현재 수행중인 구성 요소 중에서 오류가 발생할 때 기존 구조를 유지하기 위해서, 예비 구성요소를 추가하여 적절히 오류 요소를 대치하는 기법이다. 먼저, 순열 방사형 그래프를 순환 그래프로 변환한 다음 순환 그래프의 준 동형 성질을 이용하였다. 또한 k개 예비프로세서를 추가하여 각 프로세서 당 최대 통신 링크를 최소화함으로써 오류 허용 설계구조의 비용을 최적화 하였다. 특히, 최대 통신 링크의 수를 최소화하는 새로운 연구 방법을 제안하였다.

• 한국공간정보시스템학회 논문지
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• 제10권4호
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• pp.21-26
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• 2008

본 연구에서는 대용량의 항공 레이저 스캔 자료를 효율적으로 처리하기 병렬처리 기법과 가상격자 구조를 도입하였으며 제안한 방법의 실효성을 평가하기 위하여 IDW(Inverse Distance Weighting) 방식으로 정규격자 DSM을 생성하였다. 즉, 대용량 항공 레이저 스캔 자료의 신속한 보간을 위하여 병렬처리 기법을 이용하고 불규칙적으로 분포된 포인트의 검색 효율성을 제고하기 위하여 가상격자(virtual grid)를 사용하였다. 마스터 노드와 6대의 슬래이브 노드로 구성된 클러스터를 사용하여 처리 시간을 측정한 결과 노드의 수가 증가하더라도 1에 가까운 efficiency를 나타내었으며 load scalability의 특성도 만족시켰다. 또한 용량의 한계로 인하여 단일 시스템에서 처리할 수 없는 크기의 자료를 클러스터 시스템으로 처리할 수 있음을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1989년도 추계학술대회 논문집 학회본부
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• pp.186-190
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• 1989

A Study for Bad Data Processing in state estimation by a Neural Network is presented. State estimation is the process of assigning a value to an unknown system state variable based on measurement from that system according to some criteria. In this case, the ability to detect and identify bad measurements is extremely valuable, and much time in oder to achieve the state estimation is needed. This paper proposed new bad data processing using Neural Network in order to settle it. The concept of neural net is a parallel distributed processing. In this paper, EBP (Error Back Propagation) algorithm based on three layered feed forward network is used.

• Journal of Information Processing Systems
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• 제17권1호
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• pp.37-50
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• 2021

Query applications based on nested data, the most commonly used form of data representation on the web, especially precise query, is becoming more extensively used. MapReduce, a distributed architecture with parallel computing power, provides a good solution for big data processing. However, in practical application, query requests are usually concurrent, which causes bottlenecks in server processing. To solve this problem, this paper first combines a column storage structure and an inverted index to build index for nested data on MapReduce. On this basis, this paper puts forward an optimization strategy which combines query execution service tree and frequent sub-query trajectory to reduce the response time of frequent queries and further improve the efficiency of multi-user concurrent queries on large scale nested data. Experiments show that this method greatly improves the efficiency of nested data query.

• 전자공학회논문지CI
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• 제44권3호
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• pp.81-89
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• 2007

MPI(message passing interface) 기반 PC 클러스터 상에서 병렬분산 GHT(generalized Hough transform)를 모델화하고 시간 분석하여 고속화 구현하였다. 파이프라인 방송(pipelined broadcast) 통신방식과 누산기 배열(accumulator array) 분할 처리정책을 사용함으로써 통신부담을 최대한 줄였고, 전체 처리 과정에 걸쳐 통신과 계산처리를 시간 중첩시켜 구현함으로써 최대한의 속도제고를 하였다. 100 Mbps Ethernet 스위치를 이용하여 MPI 기반 PC 클러스터를 구현하고 제안한 병렬분산 GHT를 실험하여 선형에 가까운 속도 제고율 (speedup)을 확인하였다.

• 정보처리학회논문지A
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• 제13A권5호
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• pp.445-454
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• 2006

본 논문에서는 자료 집약적인 분산 또는 병렬 응용의 시뮬레이터들과, 정확도에 대하여 사용자가 정의한 요구 조건이 주어지는 경우에 그 조건을 만족하는 방법들 중에서 가장 효율적인 것을 선택하게 하는 방법론을 제시하고자 한다. 이 방법론은 응용 프로그램의 속성을 기반으로 적당한 시뮬레이션을 선택하는 일련의 시험들로 구성되어 있다. 그리고, 각 시뮬레이터는 응용 프로그램의 실행시간의 두 가지 측정치들, 최소기대 시간과 최대 기대 시간을 제공한다. 본 논문에서는 현존하는 응용 프로그램들에 이 방법론을 적용한 결과를 제시하고, 각 응용 프로그램의 실행시간보다 수십에서 수백배 빠르면서도 정확하게 그 응용을 시뮬레이션 할 수 있다는 것을 보인다.