• 인지과학
• /
• 제22권1호
• /
• pp.57-78
• /
• 2011

패러프레이즈는 같은 의미를 다른 단어를 사용하여 표현한 것을 말한다. 패러프레이즈는 일상적인 언어생활에서도 흔히 관측되며 자연어처리 분야에서 다양하게 활용할 수 있다. 특히 최근에는 통계적 기계 번역 분야에서 데이터 부족 문제를 보완하여 번역 성능을 향상시키기 위해 패러프레이즈를 활용한 연구가 많다. 이중 언어 병렬 말뭉치를 이용하는 패러프레이즈 추출 과정에서는 일반적으로 다른 언어를 피봇으로 사용하기 때문에 단어 정렬 및 구 정렬 과정을 두 번 거친다. 따라서 단어 정렬의 오류가 패러프레이즈로 전파될 수 있다. 특히 한국어와 영어와 같이 언어의 구조적인 차이가 큰 경우에는 단어 정렬 오류가 더 심각하기 때문에 피봇 프레이즈부터 잘못 추출되는 경우가 많아진다. 이러한 문제를 보완하기 위해 본 논문에서는 패러프레이즈 추출 과정에서 피봇 프레이즈를 차별화하는 방안으로서 어휘, 품사 정보를 이용해 올바른 피봇 프레이즈에 더 높은 가중치를 부여하는 방법을 제안한다. 실험 결과, 제안하는 피봇 가중치 부여 방법을 기존의 패러프레이즈 추출 방법에 추가했을 때 패러프레이즈 추출 정확률과 재현율이 모두 향상됨을 확인할 수 있었다. 또한, 제안하는 방법을 통해 추출한 패러프레이즈를 한영 기계 번역 시스템에서 활용하였을 때 번역률이 향상됨을 확인할 수 있었다.

• 대한전자공학회논문지SD
• /
• 제40권6호
• /
• pp.447-458
• /
• 2003

고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.

• 대한의용생체공학회:의공학회지
• /
• 제32권3호
• /
• pp.245-250
• /
• 2011

Parallel imaging technique can provide several advantages for a multitude of MRI applications. Especially, in SENSE technique, sensitivity maps were always required in order to determine the reconstruction matrix, therefore, a number of difference approaches using sensitivity information from coils have been demonstrated to improve of image quality. Moreover, many filtering methods were proposed such as adaptive matched filter and nonlinear diffusion technique to optimize the suppression of background noise and to improve of image quality. In this study, we performed SENSE reconstruction using computer simulations to confirm the most suitable method for the feasibility of filtering effect and according to changing order of polynomial fit that were applied on variation of spatial resolution of sensitivity map. The image was obtained at 0.32T(Magfinder II, Genpia, Korea) MRI system using spin-echo pulse sequence(TR/TE = 500/20 ms, FOV = 300 mm, matrix = $128{\times}128$, thickness = 8 mm). For the simulation, obtained image was multiplied with four linear-array coil sensitivities which were formed of 2D-gaussian distribution and the image was complex white gaussian noise was added. Image processing was separated to apply two methods which were polynomial fitting and filtering according to spatial resolution of sensitivity map and each coil image was subsampled corresponding to reduction factor(r-factor) of 2 and 4. The results were compared to mean value of geomety factor(g-factor) and artifact power(AP) according to r-factor 2 and 4. Our results were represented while changing of spatial resolution of sensitivity map and r-factor, polynomial fit methods were represented the better results compared with general filtering methods. Although our result had limitation of computer simulation study instead of applying to experiment and coil geometric array such as linear, our method may be useful for determination of optimal sensitivity map in a linear coil array.

• 한국지능시스템학회논문지
• /
• 제9권4호
• /
• pp.420-425
• /
• 1999

최대수요전력 예측과 제어의 목적은 공장 또는 빌딩등의 전력수용가의 입장에서 수시로 변동하는 부하의추이를 파악 예측하여 에너지 합리화 경제성 증대 산업기기의 보호 수용가의 비용절감과 더불어 크게는 국가적인 전력시스템안정화를 가져가기 위함에 있다. 최대수요전력 예측/제어를 위한 기존의 방법들은 수용가 특성이나 계절별 요일별 차이를 고려하지 않고 고정된 알고리즘에 의해 예측값이 결정되므로 환경변화에 적극적인 대응능력이 부족한 단점이있다. 이와같은 문제점의 해결을 위해 본 논문에서는 현재 많은 연구가 되고 있는 SOFM 신경망을 이용한 예측 방법과 예측치의 보정방법으로 퍼지제어길르 추가한 형태의 최대수요전력예측 제어기를 제안한다, 예측방법의 경우 유동적이며 적은 구간을 통하여 순시부하처럼 변동이 많은 데이터에 대하여 예측시간을 단축함과 동시에 오차를 줄여나갈수 있다. 또한 2단계의 학습을 통하여 SOFMd의 출력값이 패턴이 아닌 예측치가 될 수 있도록 변형하였으며 패턴자체의 변화에 대응하여 패턴오차를 이용하여재학습을 하도록 하여 불안정한 전력에 대하여 보완한다. 그리고 예측후반부에 퍼지제어기를 연결하여 예측의 신뢰성을 높이는 안정된 예측구조를 가지고 있다. 실험결과 시계열 예측방법인 지수평활법보다 제안된 예측/제어 방법이 우수함을 확인하였다.

• 한국지능시스템학회:학술대회논문집
• /
• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
• /
• pp.975-976
• /
• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• Investigative Magnetic Resonance Imaging
• /
• 제16권1호
• /
• pp.67-75
• /
• 2012

목적 : 뇌에 분포하는 동맥혈관을 관찰할 때 흔히 자기공명 뇌혈관 데이터(Magnetic Resonance Angiography, MRA)를 이용한다. 하지만 뇌혈관 데이터의 경우 관찰하고자 하는 부위의 혈관을 직접적으로 관찰하기 어렵다. 이러한 3차원 데이터를 2차원 디스플레이 장치에 나타내기 위해 최대강도투사(Maximum Intensity Projection, MIP) 영상이 흔히 이용된다. 데이터의 투사방향에 위치한 복셀들 중 최대값을 가지는 복셀을 투사하여 최대강도투사 영상을 얻게 된다. 혈관의 경우 큰 복셀값을 가지기 때문에 영상에서 밝게 나타난다. 하지만 투사방향에 중첩되어 있는 일부 혈관들이 투사하는 과정에서 최대값을 가지는 혈관들에 가려져 나타나지 않게 되기 때문에 깊이 정보를 잃게 된다. 또한 정해진 위치에서의 투사영상 밖에 얻을 수 없다는 단점이 있다. 본 논문에서는 기존의 최대강도투사 영상이 가지는 이러한 단점들을 개선하여 뇌혈관의 분포를 3차원 공간상에서 최적화 된 입체영상으로 보는 새로운 방법을 제안하였다. 대상 및 방법 : 우리는 4개의 채널 코일과 3.0T 자기공명영상장치 (Siemens Tim Trio MRI scanner)를 이용하여 피험자의 머리를 고정시키고 3차원 위상대조 (Phase-Contrast, PC) 시퀀스를 적용하여 3차원 뇌혈관 데이터를 얻었다. 얻어진뇌혈관 데이터의 중심점을 기준으로 3차원 공간 회전 알고리즘을 적용하여 회전된 새로운 데이터를 얻은 다음 이 데이터를 기준 수평면상에 투사하여 뇌혈관에 대한 2차원 최대강도투사 영상을 구한다. 이 때 입체영상 구현을 위해 두 눈과 데이터의 중심이 이루는 수렴각에 맞게 뇌혈관 데이터를 각각 공간 회전시킨 후 투사하여 각각의 눈에 적합한 영상들을 구하고 이를 적청안경방식 (anaglyph)을 이용하여 관찰함으로써 최적의 입체감을 가지는 최대강도투사 영상을 얻는다. 결과 : 결과 영상을 살펴보면 우선 기존의 방법들에서는 불가능했던 뇌혈관 데이터의 다양한 위치에서의 최대강도투사 영상이 가능해졌다는 것을 알 수 있다. 또한 관찰자와 데이터 사이의 거리와 두 눈 사이의 거리를 고려하여 보다 사실적인 입체감을 가지는 입체 최대강도투사 영상을 얻었다. 결론적으로 관찰자가 바라보는 방향과 관찰자와 데이터 사이의 거리에 따른 최적의 입체영상을 얻을 수 있었다. 결론 : 제안하는 방법은 단일 최대강도투사 영상을 관찰자의 위치를 고려하여 입체영상으로 변환시킴으로써 최적의 입체감을 가지는 입체 투사 영상을 구하였다. 그리고 구면좌표계 상에서 뇌혈관 데이터의 다양한 투사방향에서의 최대강도투사 영상을 나타낼 수 있었다. 추후 알고리즘 최적화와 병렬연산 프로세스가 적용된다면 진단과 수술 계획에 필요한 뇌혈관의 입체 정보들을 실시간으로 제공해 줄 수 있을 것으로 예상된다.

• 방송공학회논문지
• /
• 제17권3호
• /
• pp.503-518
• /
• 2012

본 논문은 High Efficiency Video Coding (HEVC)의 인-루프 필터 기술인 Sample Adaptive Offset (SAO)에 대하여 복잡도 분석기반의 병렬화 방법을 제안한다. HEVC의 SAO는 쿼드트리 기반으로 영상을 다수의 SAO영역으로 분할하고, 각 영역 단위로 에러 보정을 위한 오프셋 값을 전송함으로써 복호화된 화소의 에러를 보정한다. HEVC의 SAO는 데이터 레벨의 병렬화를 통하여 고속화할 수 있는데, SAO영역 단위의 데이터 레벨 병렬화는 영역의 크기가 일정하지 않아 멀티 코어를 사용한 병렬화시 작업량 불균형(Workload imbalance)이 발생한다. 또한, SAO는 영역 단위로 필터링 적용 여부가 결정되므로 균둥하게 SAO영역을 각 코어에 할당하더라도, 작업량 불균형이 발생할 수 있다. 본 논문에서는 SAO영역의 최소 단위인 Largest Coding Unit (LCU)를 SAO 수행의 기본단위로 하여, 각 단위에서의 SAO 파라미터 정보를 이용하여 복잡도를 미리 예측 하였다. 예측된 복잡도를 기반으로 각 코어에 균일하게 작업량이 할당될 수 있도록 영역을 코어에 적응적으로 할당하여 병렬화를 수행한 결과 순차 수행 기반 SAO에 비하여 2.38배, 영역 균등 SAO 병렬화 대비 21% 속도 향상되었다.

• 전자공학회논문지 IE
• /
• 제47권4호
• /
• pp.18-27
• /
• 2010

본 논문은 회전체의 진동 데이터를 효율적으로 획득하기 위해 데이터 획득 시스템을 설계하였다. 데이터획득 장치는 필터와 증폭기로 구성한 아날로그 로직과 ADC와 DSP, FPGA, FIFO 메모리를 갖고 있는 디지털로직으로 구성하였다. 센서로부터 회전체의 진동신호는 아날로그 로직을 통과하여 FPGA에 의해 제어되고, 그 신호는 ADC를 통해 변환되고 FIFO 메모리에 저장하였다. 디지털 선호 처리는 FPGA 제어어의해서 FIFO 메모리에 들어온 데이터를 이용하여 DPS에서 신호처리를 수행할 수 있도록 구성하였다. 회전체 진동을 진단 및 분석하기 위한 진동 요소는 데이터 선호로서 실수 변환, Peak to Peak, 평균 값 산출, GAP, 디지털 필터, FFT 둥을 DSP에서 처리하고 설정된 이벤트를 추적하며, 그 결과 값을 도출하여 조기 경보 구축하였다 묘든 신호처리 과정 및 이벤트 추적은 여러 분석 단계 의해서 처리 시간이 소요되며, 특정 이벤트에 따라 처리 소요 시간에도 변동이 발생한다. 데이터 획득 및 처리는 연속적으로 실시간 분석을 수행해야 하지만, DSP에서는 입력된 신호를 처리하는 동안에 입력된 이후의 데이터에서 다음 입력처리 시간동안 획득한 데이터는 처리 될 수 없고, 특히 다수의 채널에서는 더 많은 데이터 손실이 일어날 수 있다. 따라서 본 논문에서는 데이터 손실이 적고 빠른 처리를 위하여 DPS와 FPGA을 효과적인 사용하였고, 이러한 여러 분석 단계 신호처리에서 발생되는 시간을 최소한으로 줄일 수 있는 방법으로 DSP에서 처리되는 신호단계 중 일부를 FPGA에서 처리할 수 있도록 설계 하였고 그리고 단일의 신호 처리에 의해 수행되는 분석 단계를 병렬 처리로 데이터를 실시간으로 처리하였다. 그 결과로 DSP 만으로 구성된 신호처리 보다 DSP와 FPGA로 구성된 시스템이 훨씬 빠르고 안정된 신호 처리 방법을 제시하였다.

• 한국토양환경학회지
• /
• 제1권1호
• /
• pp.89-102
• /
• 1996

지하의 유체 유동 및 물질 변환을 해석하기 위하여 다중다상이론을 이용한 통합 모형을 개발하였다 종합적 지배식은 4개의 상내의 화합물들의 물질 및 힘평형 관계를 고려하여 유도되었다. 복합한 이동 및 변환 현상을 설명하고, 공간적 차원을 변동적으로 나타내기 위하여 관계된 모든 변수 및 식들을 함축적이면서 조직적으로 표현하였다. 도출된 비선형시스템은 다차원 유한요소프로_I램으로서 해를 구하였다. 본 개발된 프로그램은 역동적으로 메모리 용량을 조절하여 일이삼차원 문제를 PC부터 SP2슈퍼컴퓨터까지 여러 종류의 기종에서 해석할 수 있다. 계산시간과 저장용량을 줄이기 위하여 시스템식을 분리시키고, 슈퍼컴의 벡터 및 병렬처리를 이용하여 띠행렬의 해를 구하였다. 유속이 우세한 경우의 수치해석상의 불안정한 문제를 해결하기 위하여 상류가중, 질량묶음, 요소별 파라미터 평가법 등을 적용하였다. 일차원 이동문제에 대하여 유한요소법과 유한차분법의 수치해의 안정성 조건을 검토하였다. 구체적인 지하수 유동 및 오염문제에 대한 모델링 예는 본 논문집의 연계 논문에 수록하였다.

• 전자공학회논문지CI
• /
• 제45권1호
• /
• pp.37-47
• /
• 2008

DSP에서 제공되는 주소 생성 유닛은 데이터 패스와 병렬적으로 주소 연산을 수행할 수 있게 해 줌으로써, DSP 코드 생성에 중요한 역할을 한다. 프로그램 변수들의 메모리 레이아웃을 결정하는 문제는 주소 생성 유닛의 기능을 이용하여 주소 연산용 명령어를 줄이는 최적화이다. 메모리 레이아웃 생성 단계와 주소 포인터 할당 단계로 구분 되는 이 최적화에서 본 논문은 주소 연산 코드의 수가 최소가 되도록 DSP용 코드 생성의 효과적인 주소 포인터 할당 문제를 다룬다. 제안하는 알고리즘은 고정된 메모리 레이아웃을 가질 때 주소 포인터 할당을 수행하는 기존의 알고리즘의 시간 복잡도를 줄이는 기법이다. 메모리 크기와 수행 시간을 줄이기 위해 알고리즘을 수행할 때 핵심적인 요소들만을 고려하도록 강한 가지치기 방법을 사용하였다. 또한 주소 포인터 할당 문제는 메모리 레이아웃에 영향을 크게 받는 문제이기 때문에 본 논문은 주어진 메모리 레이아웃을 갱신하여 반복적으로 성능을 개선하는 방법을 제안한다. 약 3,000여개의 실제 프로그램으로부터 얻은 변수 접근 시퀀스를 제공하는 OffsetStone 벤치마크를 이용한 실험결과를 통해 본 논문에서 제안한 기법과 알고리즘을 테스트 했다. 제안한 방법은 전통적인 방법보다 평균 25.9%의 적은 주소 코드를 생성해 냄을 보인다.