• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.855-858
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• 1998

본 연구에서는 MML(merged memory logic)구조를 갖는 스캔라인 컨버터를 설계하여 제안한다. 비월주사 방식인 TV 비디오 신호를 FIFO 메모리에 저장하여 순차주사방식인 VGA 비디오 시모호 변환하는 주사선 변환기를 MML 개념으로 설계하였다. MML 회로는 VHDL로 설계하여 V-system으로 시뮬레이션을 수행하고 altera FPGA에 구현한 후, TV 비디오 신호를 PC 모니터로 보기 위한 외장형 tV 수신 시스템에 적용하여 성능을 검증했다. MML 개념으로 설계된 컨버터는 system-on-a-chip 설계의 첫 단계로 메모리와 로직부분으로 구성된 일반적인 컨버터보다 효율적인 시스템 설계를 할 수 있다.

• 산업공학
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• 제10권1호
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• pp.57-65
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• 1997

Less researches on AGV(Automated Guided Vehicle) path configurations have been conducted so far while more studies have been placed in determining AGV guide path directions and pick-up/drop-off station locations, and routing/dispatching/scheduling strategies. In practice plenty of concerns fall in preventing deadlock and simplifying AGV system control through an appropriate AGV path configuration. In order to meet those requirements, a new AGV path configuration, inter-loop stocker type is introduced here. The stocker serves as relaying material between loops as well as stocking material. Automated material handling systems using AGVs play an important role in semiconductor industry including TFT LCD and memory/non-memory chip. A practical example of implementing the inter-loop stocker concept successfully in the TFT LCD fab is presented in this paper.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.831-834
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• 1998

This paper describes a bus interface unit which is used in a 32bit high-performance multimedia RISC CPU including DSP unit. The main idea adopted in designing is that the bus interface unit enables the processor to provide on-chip functions for controlling memory and peripheral devices, including RAS-cAS multiplexing, DRAM refresh and parity generation and checking. The number of bus cycles used for a memory or I/O access is also defined by the processor, thus, no external bus controllers are required. All memories and peripheral devices can be connected directly, pin to pin, without any glue logic. That is the key point of the design.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1989년도 추계학술대회 논문집 학회본부
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• pp.317-321
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• 1989

The fully digitalized inverter has some difficulties in implementation because of the limitation of available memory capacity and computation time. In this paper schemes suitable for a one-chip microprocessor-based realization, which linearize notch angles of selected harmonic elimination (SHE) PWM, are presented. Also the detailed description of the scheme along with the realization is described. The simulation and experiment results show that proposed schemes have the predicted advantages such as good voltage waveforms and a memory-saving.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.80-90
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• 2016

Thanks to superior leakage energy efficiency compared to SRAM cells, STTRAM cells are considered as a promising alternative for a memory element in on-chip caches. However, the main disadvantage of STTRAM cells is high write energy and latency. In this paper, we propose a low-cost write filter (WF) cache which resides between the load/store queue and STTRAM-based L1 data cache. To maximize efficiency of the WF cache, the line allocation and access policies are optimized for reducing energy consumption of STTRAM-based L1 data cache. By efficiently filtering the write operations in the STTRAM-based L1 data cache, our proposed WF cache reduces energy consumption of the STTRAM-based L1 data cache by up to 43.0% compared to the case without the WF cache. In addition, thanks to the fast hit latency of the WF cache, it slightly improves performance by 0.2%.

• Journal of information and communication convergence engineering
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• 제14권4호
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• pp.268-271
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• 2016

An efficient inductive switching noise suppression technique for mixed-signal integrated circuits (ICs) using standard CMOS digital technology is proposed. The proposed design technique uses a parallel RC circuit, which provides a damping path for the switching noise. The proposed design technique is used for designing a mixed-signal circuit composed of a ring oscillator, a digital output buffer, and an analog noise sensor node for $0.13-{\mu}m$ CMOS digital IC technology. Simulation results show a 47% reduction in the on-chip inductive switching noise coupling from the noisy digital to the analog blocks in the same substrate without an additional propagation delay. The increased power consumption due to the damping resistor is only 67% of that of the conventional source damping technique. This design can be widely used for any kind of analog and high frequency digital mixed-signal circuits in CMOS technology

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.664-665
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• 2013

본 논문에서는 멀티미디어프로세서 구성의 한가지 방법을 제안하였다. 제안한 멀티미디어프로세서는 각각의 문자, 소리, 비디오를 한 개의 칩안에서 다룰 수 있으며, 멀티미디어의 특징인 인터렉티브의 기능을 갖고 있다. 특히 제안한 멀티미디어프로세서는 소프트웨어 없이도 메모리매상의 어드레싱이 가능하다. 제아난 멀티미디어프로세서는 가상현실에 적용이 가능하다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (상)
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• pp.617-620
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• 2002

본 논문에서는 single bank와 multi bank FIFO를 지원하는 CMOS FIFO memory compiler를 개발 검증하였다. 이 컴파일러를 사용해서 설계자는 구현하고자 하는 어플리케이션에 적합한 high speed, high density, low power를 갖는 on-chip memory를 빠른 시간에 만들어 낼 수 있으므로 설계 시간을 절약할 수 있다. 이와 더불어 설계된 FIFO 의 시뮬레이션을 지원하기위한 Verilog 시뮬레이션 모델을 제공하였다. 현재 FIFO를 구성하는 단위 셀들은 0.6um 3-metal 공정을 이용하여 설계하였으며 공정의 변화에 따라 대상 공정에 맞도록 단지 몇 개의 단위 셀만을 재 설계하고 그에 대한 정보를 갱신해줌으로써 공정의 변화에 대처 할 수 있도록 하였다. 설계된 컴파일러를 이용해 생성된 FIFO 는 표준 셀 라이브러리를 이용한 합성 가능한 FIFO에 대하여 $16bit{\times}16word$ FIFO에서 면적면에서 93%, 속도면에서 70%의 향상을 보였다.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1195-1201
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• 2005

본 논문에서는 무선통신 시스템 적용을 위한 G.729 음성부호화기와 길쌈부호화기(R=1/2, K=9) 비터비 복호기를 하나의 고정 소수점 DSP칩을 이용하여 실시간 구현하였다. 프로그램 구현은 고정 소수점 C 프로그램을 연산결과의 기준으로 활용하였으며, 복잡도의 최적화를 위하여 어셈블 언어로 설계하였다. 최적화 과정을 통하여 구현한 결과는 연산량 측면에서 음성부호화기 24MIPS, 채널부호화기 9MIPS, 프로그램 크기 측면에서 음성 24K words, 채널 4K words가 소요되었으며, 연산의 검증은 테스트 벡터를 이용하여 Bit exact 방법에 의하여 검증하였다. 본 논문의 결과는 기존의 음성/채널 부호화기의 개별적인 칩을 이용한 구현 방법에 비하여 구현의 용이성 및 구현 비용 측면에서 성능 개선이 가능할 것으로 판단된다.

• 전기전자학회논문지
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• 제24권2호
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• pp.559-569
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• 2020

딥 러닝 알고리즘 중 하나인 CNN 인공지능 어플리케이션은 하드웨어 측면에서 컨벌루션 레이어의 많은 데이터들을 저장하기 위해 오프 칩 메모리를 사용 하고, DMA를 사용하여 매 데이터 전송 시 프로세서의 부하를 줄여 성능을 향상 시킬 수 있다. 또한 컨벌루션 레이어의 데이터를 가속기의 글로벌 버퍼에 전송되는 순서를 다르게 하여 어플리케이션의 성능의 저하를 줄일 수 있다. 불 연속된 메모리 주소를 가지고 있는 베이직 레이아웃의 경우 SG-DMA를 사용 할 때 ordinary DMA를 사용할 때보다 DMA를 사전 설정하는 부분에서 약 3.4배의 성능향상을 보였고 연속적인 메모리 주소를 가지고 있는 아이디얼 레이아웃의 경우 ordinary DMA 와 SG-DMA를 사용하는 두가지 경우 모두 1396 사이클 정도의 오버헤드를 가졌다. 가장 효율적인 메모리 데이터 레이아웃과 DMA의 조합은 프로세서의 DMA 사전 설정 부하를 약 86 퍼센트까지 감소할 수 있음을 실험을 통해 확인했다.