• 전자공학회지
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• 제18권9호
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• pp.45-52
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• 1991

• 한국전자통신학회논문지
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• 제12권5호
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• pp.791-796
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• 2017

본 연구에서는 DRAM 커패시터의 유전막 박막화를 위한 Load Lock(L/L) LPCVD 시스템을 이용한 적층형 커패시터의 제조 공정이 셀 커패시턴스에 미치는 영향을 조사하였다. 그 결과 기존의 non-L/L 장치에 비하여 약 $6{\AA}$의 산화막 유효두께를 낮춤으로 커패시턴스로 환산 시 약 3-4 fF의 차이가 나타남을 확인할 수 있었다. 또한 절연막으로써 질화막 두께의 측정 범위가 정상적인 관리 범위의 분포임에도 불구하고 Cs는 계산치보다 약 3~6 fF 정도 낮은 것으로 확인되었다. 이는 node poly FI CD가 spec 상한치로 관리되어 셀 표면적의 감소를 초래하였고 이는 약 2fF의 Cs 저하를 나타내었다. 따라서 안정적인 Cs의 확보를 위해서는 절연막의 두께 및 CD 관리를 spec 중심값의 10 % 이내로 관리할 필요가 있음을 확인하였다.

• Journal of Plant Biotechnology
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• 제8권1호
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• pp.37-41
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• 2006

In vitro mass multiplication of Vanilla planifolia was investigated using node as explant. Multiple shoots were developed in MS medium supplemented with $2.0mgl^{-1}$ 6-benzylaminopurine and $1.0mgl^{-1}$ $\alpha$-naphthalene acetic acid. Multiple shoots were maintained for 6-T weeks with regular subculturing at the end of $3^{rd}$ week onto fresh medium. The maximum number of shoots at the rate of 12.8 per node segment was achieved over a period of four weeks. The elongated shoots were separated from the shoot clusters and were transferred onto half strength MS medium supplemented with indole-3-acetic acid ($1.0mgl^{-1}$) over a period of 28 days for induction of roots. The development of roots was observed on $7^{th}$ day of incubation. The in vitro raised plantlets were transferred to poly-cups, covered with polyethylene sheets and maintained under shade net for 25 days for hardening. Finally these plants were transferred to field and recorded that 85 % of tissue cultured plants were survived. From the present study, a simple and efficient micropropagation protocol was developed for Vanilla planifolia using single node segments as explants.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.159-165
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• 2016

Recently, active efforts are being made for future Si CMOS technology by various researches on emerging devices and materials. Capability of low power consumption becomes increasingly important criterion for advanced logic devices in extending the Si CMOS. In this work, a junctionless field-effect transistor (JLFET) with ultra-thin poly-Si (UTP) channel is designed aiming the sub-10-nm technology for low-power (LP) applications. A comparative study by device simulations has been performed for the devices with crystalline and polycrystalline Si channels, respectively, in order to demonstrate that the difference in their performances becomes smaller and eventually disappears as the 10-nm regime is reached. The UTP JLFET would be one of the strongest candidates for advanced logic technology, with various virtues of high-speed operation, low power consumption, and low-thermal-budget process integration.

• Archives of Plastic Surgery
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• 제42권1호
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• pp.4-10
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• 2015

Mammary implants marketed by Poly Implant Proth$\grave{e}$se (PIP) were found to contain industrial grade silicone and this caused heightened anxiety and extensive publicity regarding their safety in humans. These implants were used in a large number of patients worldwide for augmentation or breast reconstruction. We reviewed articles identified by searches of Medline, PubMed, Embase, and Google Scholar databases up to May 2014 using the terms: "PIP", "Poly Implant Proth$\grave{e}$se", "breast implants" and "augmentation mammoplasty" "siloxanes" or "silicone". In addition the websites of regulating bodies in Europe, USA, and Australia were searched for reports related to PIP mammary implants. PIP mammary implants are more likely to rupture than other implants and can cause adverse effects in the short to the medium term related to the symptoms of rupture such as pain, lumps in the breast and axilla and anxiety. Based on peer-reviewed published studies we have calculated an overall rupture rate of 14.5% (383/2,635) for PIP implants. However, there is no evidence that PIP implant rupture causes long-term adverse health effects in humans so far. Silicone lymphadenopathy represents a foreign body reaction and should be treated conservatively. The long-term adverse effects usually arise from inappropriate extensive surgery, such as axillary lymph node dissection or extensive resection of breast tissue due to silicone leakage.

• 한국진공학회지
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• 제1권1호
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• pp.183-189
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• 1992

텅스텐 실리사이드를 축적전극으로 하는 얇은 N/O(SiO2/Si3N4) 구조막의 특성을 다 결성 실리콘의 경우와 비교 평가하였다. 누설전류 및 항복전압이 향상되었고 축적용량은 감 소하였다. 용량 감소의 원인중의 하나는 텅스텐 실리사이드 상의 산화막 성장률이 다결성 실리콘 위에서 보다 빠른 것이고 둘째는 열처리에 따라 다결정 실리콘 내 도판트 불순물이 텅스텐 실리사이드를 통하여 외향확산하여 다결정 실리콘 내에 공핍층을 형성하게 되고 공 핍층 용량으로 인하여 축적용량이 감소하게 된다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2395-2402
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• 2013

본 논문에서는 40MHz의 대역폭과 개선된 선형성을 가지는 active-RC channel selection filter (CSF)가 제안된다. 제안되는 CSF는 5차 butterworth 필터로써 한 단의 1차 low pass 필터와 두 단의 biquad 기반의 2차 low pass 필터, 그리고 DC offset 제거를 위한 DC 피드백 회로로 구성된다. CSF의 선형성을 개선하기 위해 스위치로 사용되는 MOSFET의 body를 source 노드로 연결한다. 설계된 CSF의 대역폭은 10MHz, 20MHz, 그리고 40MHz로 선택될 수 있으며, 전압 이득은 0dB에서 24dB까지 6dB의 단위로 조정된다. 제안된 CSF는 1.2V 40nm의 1-poly 8-metal CMOS 공정에서 설계된다. 설계된 CSF가 40MHz의 대역폭과 0dB의 gain을 가질 때, OIP3는 31.33dBm이고 in-band ripple은 1.046dB, IRN는 39.81nV/sqrt(Hz)로 시뮬레이션 검증되었다. CSF의 면적과 전력소모는 각각 $450{\times}210{\mu}m^2$와 6.71mW 이다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.