• 제목/요약/키워드: Multiplication and combining

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Strategies to Multiply Elite Cow in Hanwoo Small Farm

  • Lee, Seung Hwan;Kim, Ui Hyung;Dang, Chang Gwan;Aditi, Sharma;Kim, Hyeong Cheul;Yeon, Seung Heum;Jeon, Gi Jun;Chang, Sun Sik;Oh, Sung Jong;Lee, Hak Kyo;Yang, Bo Suk;Kang, Hee Seol
    • 한국수정란이식학회지
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    • 제28권2호
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    • pp.79-85
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    • 2013
  • The recent development in genetic assisted selection (combining traditional- and genome assisted selection method) and reproduction technologies will allow multiplying elite cow in Hanwoo small farm. This review describes the new context and corresponding needs for genome assisted selection schemes and how reproductive technologies can be incorporated to get more genetic gain for cow genetic improvement in Hanwoo. New improved massive phenotypes and pedigree information are being generated from commercial farm sector and these are allowing to do genetic evaluation using BLUP to get elite cows in Korea. Moreover cattle genome information can now be incorporated into breeding program. In this context, this review will discuss about combining the reproductive techniques (Multiple Ovulation Embryo Transfer; MOET) and genome assisted selection method to get more genetic gain in Hanwoo breeding program. Finally, how these technologies can be used for multiplication of elite cow in small farm was discussed.

Design and Analysis of Efficient Parallel Hardware Prime Generators

  • Kim, Dong Kyue;Choi, Piljoo;Lee, Mun-Kyu;Park, Heejin
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제16권5호
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    • pp.564-581
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    • 2016
  • We present an efficient hardware prime generator that generates a prime p by combining trial division and Fermat test in parallel. Since the execution time of this parallel combination is greatly influenced by the number k of the smallest odd primes used in the trial division, it is important to determine the optimal k to create the fastest parallel combination. We present probabilistic analysis to determine the optimal k and to estimate the expected running time for the parallel combination. Our analysis is conducted in two stages. First, we roughly narrow the range of optimal k by using the expected values for the random variables used in the analysis. Second, we precisely determine the optimal k by using the exact probability distribution of the random variables. Our experiments show that the optimal k and the expected running time determined by our analysis are precise and accurate. Furthermore, we generalize our analysis and propose a guideline for a designer of a hardware prime generator to determine the optimal k by simply calculating the ratio of M to D, where M and D are the measured running times of a modular multiplication and an integer division, respectively.

$GF(2^n)$ 곱셈을 위한 효율적인 $MSK_k$ 혼합 방법 (Efficiently Hybrid $MSK_k$ Method for Multiplication in $GF(2^n)$)

  • 지성연;장남수;김창한;임종인
    • 대한전자공학회논문지SD
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    • 제44권9호
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    • pp.1-9
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    • 2007
  • 유한체 $GF(2^n)$ 연산을 바탕으로 구성되는 암호시스템의 효율적 구현을 위하여 유한체의 곱셈의 하드웨어 구현은 중요한 연구 대상이다. 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 Divide-and-Conquer와 같은 방식이 유용하게 사용된다. 대표적으로 Karatsuba와 Ofman이 제안한 카라슈바(Karatsuba-Ofman) 알고리즘과 다중 분할 카라슈바(Multi-Segment Karatsuba) 방법이 있다. Leone은 카라슈바 방법을 이용하여 공간 복잡도 효율적인 병렬 곱셈기를 제안하였고 Ernst는 다중 분할 카라슈바 방법의 곱셈기를 제안하였다. [2]에서 제안한 방법을 개선하여 [1]에서 낮은 공간 복잡도를 필요로 하는 $MSK_5$ 방법과 $MSK_7$ 방법을 제안하였으며, [3]에서 곱셈 방법을 혼합하여 곱셈을 수행하는 방법을 제안하였다. 본 논문에서는 [3]에서 제안한 혼합 방법에 [1]에서 제안한 $MSK_5$ 방법을 추가로 혼합하는 혼합 방법을 제안한다. 제안하는 혼합방법을 적용하여 곱셈을 구성하면 l>0, $25{\cdot}2^l-2^l을 만족하는 차수에서 [3]에서 제안한 혼합 방법보다 $116{\cdot}3^l$만큼의 게이트와 $2T_X$ 만큼의 시간 지연이 감소한다.

Radix-2 MBA 기반 병렬 MAC의 VLSI 구조 (New VLSI Architecture of Parallel Multiplier-Accumulator Based on Radix-2 Modified Booth Algorithm)

  • 서영호;김동욱
    • 대한전자공학회논문지SD
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    • 제45권4호
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    • pp.94-104
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    • 2008
  • 본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC의 구조를 제안한다. 곱셈과 누적 덧셈 연산을 통합하고 하이브리드 형태의 CSA 구조를 고안하여 임계경로를 감소시키고 출력율을 개선하였다. 즉, 가장 큰 지연시간을 갖는 누적기 자체를 제거하고 누적기의 기능을 CSA에 포함시킴으로써 전체적인 성능을 향상시킨다. 제안된 CSA 트리는 1의 보수 기반의 MBA 알고리즘을 이용하고, 연산자의 밀도를 높이고자 부호비트를 위한 수정된 배열형태를 갖는다. 또한 최종 덧셈기의 비트수를 줄이기 위해서 CSA 트리 내에 2비트 CLA를 사용하여 하위 비트의 캐리를 전파하고 하위 비트들에 대한 출력을 미리 생성한다. 또한 파이프라인의 효율을 최적화시켜 출력율을 증가시키고자 최종 덧셈기의 출력이 아닌 합과 캐리 형태의 중간 연산결과들을 누적시킨다. 제안한 하드웨어를 설계한 후에 $250{\mu}m,\;180{\mu}m,\;130{\mu}m$, 그리고 90nm CMOS 라이브러리를 이용하여 합성하였다. 이론 및 실험적인 결과를 토대로 제안한 MAC의 하드웨어 자원, 지연시간, 그리고 파이프라인 등의 결과에 대해 분석하였다. 지연시간은 수정된 Sakurai의 alpha power low를 이용하였다. 결과를 살펴보면 제안한 MAC은 표준 설계에 대해서는 여러 측면에서 매우 우수한 특성을 보였고, 최근 연구와 비교할 때 클록속도는 거의 유사하면서 성능은 두 배로 우수하였다.