• 한국통신학회논문지
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• 제32권4A호
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• pp.379-386
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• 2007

본 논문에서는 효율적인 다중 고착 고장 진단 알고리듬을 제안하겠다. 제안하는 고장 진단 알고리듬은 완전일치공통부분을 고장 진단의 중요한 기준으로 사용함으로써 단일 고착 고장 시뮬레이터 환경에서도 다중 고착 고장을 진단할 수 있다. 또한 각 고장간의 식별성을 높여 다중 고착 고장을 진단함에도 불구하고, 고장 후보의 수를 획기적으로 줄일 수 있었다. 이를 위하여 출력단의 수에 따른 가중치 개념과 가산, 감산 연산을 사용하였다. 이 알고리듬은 ISCAS85회로와 완전 주사 스캔이 삽입된 ISCAS89회로에서 실험하여 성능을 입증하였다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.59-63
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• 2006

VLSI의 복잡도가 증가함에 따라, 보다 복잡한 고장이 나타나게 되었다. 단일 고장 진단을 위한 많은 방법들이 연구되어 왔다. 때로는 오류가 존재하는 칩에 대한 다중 결함이 실제 현상을 보다 더 정확하게 반영한다. 따라서 다중 고착 고장을 위한 효율적인 고장 진단 알고리듬을 제한하겠다. 제안하는 매칭 알고리듬은 완전일치공통부분을 고장 진단의 중요한 기준으로 사용함으로써 단일 고착 고장 시뮬레이터 환경에서도 다중 고착 고장을 진단할 수 있다. 또한 각 고장간의 식별성을 높여 다중 고착 고장을 진단함에도 불구하고, 고장 후보의 수를 획기적으로 줄일 수 있었다. 이를 위하여 출력단의 수에 따른 가중치 개념과 가산, 감산 연산을 사용하였다. 제안한 매칭 알고리듬은 ISCAS85회로와 완전 주사 스캔이 삽입된 ISCAS89회로에서 실험하여 성능을 입증하였다.

• 전자공학회논문지B
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• 제32B권12호
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• pp.1552-1564
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• 1995

A fault detecting method of ternary logic is proposed by using the spectral coefficients of the Chrestenson function. Fault detecting conditions are derived for a stuck-at fault in case of single input, multiple inputs and internal lines in the ternary logic. The detecting conditions for min/max bridging faults are also considered. When using this fault analysis method, it is possible to detect faults without the test vector and minimize high volume memory for storing the vector and response data. Thus, the computational complexity for the test vector can be decreased.

• 전자공학회논문지A
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• 제31A권4호
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• pp.99-105
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• 1994

k-bounded circuits are combinational circuits proposed by Fujiwara whose subcircuits are partitioned in a way that they form a tree and have some restricted k inputs respectively. Fujiwara proposed a O($16^{k}m$) fault detection algorithm for k-bounded circuits where m is the number of signal lines in the circuit. This algorithm is very ineffective to be applied to real circuits, even for small values of k. In this paper, it is shown that a single stuck-at fault in k-bounded circuits can be detected in O($2^{k}m$)time, and multiple stuck-at faults are detected in O($4^{k}m$) time by using thable lookup and imput partitionsing.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.311-323
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• 1997

본 논문에서는 게이트 레벌 소자와 스위치 레벨 소자가 함께 사용한 혼합형 조합 회로에서의 고착 고장(stuck-at fault) 검출을 위한 고장 시뮬레이션에 대하여 기술 한다. 실용적인 혼합형 회로의 고장 검출용으로 사용하기 위하여 게이트 레벨 및 정 적 스위치 레벨 회로는 물론 동적 스위치 레벨의 회로들도 처리할 수 있도록 한다. 또한, wired 논리 소자에서의 다중 신호 충돌 현상을 해결하기 위하여 새로운 6치 논 리값과 연산 규칙을 정의하여 신호 세기의 정보와 함께 사용한다. 고장 시뮬레이션의 기본 알고리즘으로는 게이트 레벨 조합 회로에서 주로 사용되는 병렬 패턴 단일 고장 전달(PPSFP:parallel pattern single fault propagation) 기법을 스위치 레벨 소자에 확장 적용한다. 마지막으로 스위치 레벨 소자로 구현된 ISCAS85 벤치 마크 회로와 실 제 혼합형 설계 회로에 대한 실험 결과를 통하여 본 연구에서 개발된 시스템의 효율 성을 입증한다.