• 조명전기설비학회논문지
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• 제22권12호
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• pp.64-70
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• 2008

종래의 준 랜덤 주파수 캐리어(PRC : Pseudo-Randomized Frequency Carrier) 변조기법을 3상 H-브리지 멀티레벨 인버터(HBML: H-Bridge Multi-Level Inverter)에 적용하는 경우, 스위칭 주파수의 2배 주파수 영역에서 큰 스펙트럼 클러스터가 그대로 존재하는 문제점이 있다. 본 연구에서는 서로 2배의 주파수 비율을 갖는 2개의 고정주파수 삼각파 캐리어와 3단계 멀티플렉서(MUX : Multiplexer)를 이용하여 종래의 PRC기법의 고조파 스펙트럼 확산 효과를 개선하였다. 제안된 기법은 1.5[kw]급 3상 HBML인버터 구동시스템에 적용하였으며, 종전의 방법과 제안된 방법의 전압 및 전류 고조파 스펙트럼을 비교 검토하였다.

• 전력전자학회논문지
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• 제11권4호
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• pp.313-320
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• 2006

본 논문에서는 단상 NPC 멀티레벨 인버터의 출력단 고조파 저감을 위한 LC 트랩 필터의 설계 방법을 제시하였고, 출력전압 THD와 출력전류 고조파 FFT 분석을 수행하였다. 제시된 LC 트랩 필터는 일반적인 LCR 필터와 종속 접속된 구조를 가지며, 스위칭 주파수에 동조되었다. 인버터 시스템은 고전력 응용에 적합한 NPC 멀티레벨 인버터를 사용하였으며, 제어기는 DSP(TMS320C31)을 사용하여 구성하였다. 제안된 시스템의 효용성은 시뮬레이션과 실험 결과를 통하여 증명하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권5호
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• pp.1728-1743
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• 2021

Three-dimensional (3D) video scenes are complex and difficult to control, especially when scene switching occurs. In this paper, we propose two algorithms based on an incremental proportional-integral-derivative (PID) algorithm and a similarity analysis between views to improve the method of bit allocation for multi-view high efficiency video coding (MV-HEVC). Firstly, an incremental PID algorithm is introduced to control the buffer "liquid level" to reduce the negative impact on the target bit allocation of the view layer and frame layer owing to the fluctuation of the buffer "liquid level". Then, using the image similarity between views is used to establish, a bit allocation calculation model for the multi-view video main viewpoint and non-main viewpoint is established. Then, a bit allocation calculation method based on hierarchical B frames is proposed. Experimental simulation results verify that the algorithm ensures a smooth transition of image quality while increasing the coding efficiency, and the PSNR increases by 0.03 to 0.82dB while not significantly increasing the calculation complexity.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 추계학술대회 논문집
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• pp.11-12
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• 2014

This paper introduces a scaled hardware model for the 10kVA, 1kV, 11-level MMC (Modular Multilevel Converter), which was manufactured in the lab based on computer simulations with PSCAD/EMTDC. Various experiments were conducted to verify the major operation algorithms of MMC. The hardware scaled-model developed in the lab can be utilized for analyzing the operation analysis and performance evaluation of MMC according to the modulation pattern and redundancy operation scheme.

• 전력전자학회논문지
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• 제24권2호
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• pp.120-126
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• 2019

This study proposes a neutral voltage balance control scheme for stable fault-tolerant operation of an active neutral point clamped (ANPC) inverter using carrier-based pulse width modulation. The proposed scheme maintains the neutral voltage balance by reconfiguring the switching combination and modulating the reference output voltage in order to solve the degradation of the output characteristic in the fault tolerant operation due to the fault of the power semiconductor switch constituting the ANPC inverter. The feasibility of the proposed control scheme is confirmed by HIL experiment using RT-BOX.

• Journal of Semiconductor Engineering
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• 제1권1호
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• pp.57-63
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• 2020

Complementary metal-oxide-semiconductor (CMOS) technology is now facing a power scaling limit to increase integration density. Since 1970s, multi-valued logic (MVL) has been considered as promising alternative to resolve power scaling challenge for increasing information density up to peta-scale level by reducing the system complexity. Over the past several decades, however, a power-scalable and mass-producible MVL technology has been absent so that MVL circuit and system implementation have been delayed. Recently, compact MVL device researches incorporating multiple-switching characteristics in a single device such as 2D heterojunction-based negative-differential resistance (NDR)/transconductance (NDT) devices and quantum-dot/superlattices-based constant intermediate current have been actively performed. Meanwhile, wafer-scale, energy-efficient and variation-tolerant ternary-CMOS (T-CMOS) technology has been demonstrated through commercial foundry. In this review paper, an overview for MVL development history including recent studies will be presented. Then, the status and its future research direction of MVL technology will be discussed focusing on the T-CMOS technology for peta-scale information processing in semiconductor chip.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.23-32
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• 2006

다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O Switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

• 조명전기설비학회논문지
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• 제20권3호
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• pp.45-52
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• 2006

본 논문에서는 H-bridge cascaded 7-level 인버터로 구동되는 고압 유도전동기에서 발생하는 과도과전압 저감을 위한 LCR 필터의 효과를 분석하였다. 인버터에서 발생하는 스위칭 서지 전압은 유도전동기 입력단자에서 과도과전압을 발생시킨다. 이 과도과전압은 고압 유도 전동기의 고정자 권선에 심각한 전압스트레스를 주어 전동기 절연사고를 발생시키는 주요원인이다. 과도과전압의 영향은 저압유도 전동기 보다 고압 유도전동기에서 더욱더 심각하게 발생한다. 이러한 과도과전압을 저감하기 위한 방안으로 LCR 필터를 선택하였으며, 필터를 인버터 출력단자에 연결하여 과도과전압 스트레스와 링잉을 저감한 것을 전동기 단자에서 전압파형과 고조파 스펙트럼을 통하여 증명하였다. 시뮬레이션은 전자계과도해석 프로그램인 EMTP(Electromagnetic Transients Program)을 사용하였다.

• Journal of Communications and Networks
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• 제10권3호
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• pp.351-361
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• 2008

This paper presents a delay-margin based traffic engineering (TE) approach to provide end-to-end quality of service (QoS) in multi-protocol label switching (MPLS) networks using differentiated services (DiffServ) at the link level. The TE, including delay, class, and route assignments, is formulated as a nonlinear optimization problem reflecting the inter-class and inter-link dependency introduced by DiffServ and end-to-end QoS requirements. Three algorithms are used to provide a solution to the problem: The first two, centralized offline route configuration and link-class delay assignment, operate in the convex areas of the feasible region to consecutively reduce the objective function using a per-link per-class decomposition of the objective function gradient. The third one is a heuristic that promotes/demotes connections at different links in order to deal with concave areas that may be produced by a trunk route usage of more than one class on a given link. Approximations of the three algorithms suitable for on-line distributed TE operation are also derived. Simulation is used to show that proposed approach can increase the number of users while maintaining end-to-end QoS requirements.

• 한국통신학회논문지
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• 제30권4A호
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• pp.259-270
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• 2005

본 논문에서는 비대칭적이고 불균질적인 트래픽이 혼재하는 멀티미디어 서비스 환경에서 시분할 듀플렉싱을 사용하는 시분할-코드분할 다중 접속(TD-CDMA) 시스템의 직교 코드와 시간의 2차원적인 자원을 효율적으로 운용하는 방법을 수학적 모델링을 통해서 알아본다. 호-계층에서는 상/하향 트래픽 부하를 2차원 벡터로 나타내어 대기 이론을 기반으로 하여 호손율을 구하며, 최소의 호손율을 보이는 최적의 스윗칭-포인트를 찾는다. 패킷-계층에서는 서킷호와 패킷호로 구분하여 대기 중인 패킷과 서비스 중인 서킷호를 2차원의 상태로 나타내어 패킷 손실율을 구한다. 또한 일정 수준 이상의 서비스 품질을 위해 요구되는 버퍼 크기를 알아본다.