• 한국통신학회논문지
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• 제24권8B호
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• pp.1412-1420
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• 1999

기존의 2 채널 stereo의 한계를 극복하고 음의 입체감을 향상시키기 위해서 2 채널 이상의 다채널로 부호화하는 기법 중에서 Dolby Pro Logic 방식은 음의 입체감이나 분리도 측면에서 매우 우수한 방법으로 고 음질을 요구하는 Hi-Fi 음향 기기에 많이 채용되고 있다. 본 논문에서는 Dolby Pro Logic 복호기를 ARM-7 코어를 사용하여 최적화를 수행하고 이의 수행 시간과 정밀도를 측정하여 구현한 code의 타당성을 입증하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제18권7호
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• pp.1706-1725
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• 2024

The unique U-shaped structure of U-Net network makes it achieve good performance in image segmentation. This network is a lightweight network with a small number of parameters for small image segmentation datasets. However, when the medical image to be segmented contains a lot of detailed information, the segmentation results cannot fully meet the actual requirements. In order to achieve higher accuracy of medical image segmentation, a novel improved U-Net network architecture called multi-scale encoder-decoder U-Net+ (MEDU-Net+) is proposed in this paper. We design the GoogLeNet for achieving more information at the encoder of the proposed MEDU-Net+, and present the multi-scale feature extraction for fusing semantic information of different scales in the encoder and decoder. Meanwhile, we also introduce the layer-by-layer skip connection to connect the information of each layer, so that there is no need to encode the last layer and return the information. The proposed MEDU-Net+ divides the unknown depth network into each part of deconvolution layer to replace the direct connection of the encoder and decoder in U-Net. In addition, a new combined loss function is proposed to extract more edge information by combining the advantages of the generalized dice and the focal loss functions. Finally, we validate our proposed MEDU-Net+ MEDU-Net+ and other classic medical image segmentation networks on three medical image datasets. The experimental results show that our proposed MEDU-Net+ has prominent superior performance compared with other medical image segmentation networks.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권6호
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• pp.2648-2668
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• 2016

Modern mobile devices are equipped with various accelerated processing units to handle computationally intensive applications; therefore, Open Computing Language (OpenCL) has been proposed to fully take advantage of the computational power in heterogeneous systems. This article introduces a parallel software decoder of Low Density Parity Check (LDPC) codes on an embedded heterogeneous platform using an OpenCL framework. The LDPC code is one of the most popular and strongest error correcting codes for mobile communication systems. Each step of LDPC decoding has different parallelization characteristics. In the proposed LDPC decoder, steps suitable for task-level parallelization are executed on the multi-core central processing unit (CPU), and steps suitable for data-level parallelization are processed by the graphics processing unit (GPU). To improve the performance of OpenCL kernels for LDPC decoding operations, explicit thread scheduling, vectorization, and effective data transfer techniques are applied. The proposed LDPC decoder achieves high performance and high power efficiency by using heterogeneous multi-core processors on a unified computing framework.

• 인터넷정보학회논문지
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• 제12권3호
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• pp.111-117
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• 2011

본 논문은 차세대 유럽형 디지털 지상파 시스템으로 알려진 DVB-T2 시스템의 MISO(Multi Input Single Output)전송 모드에서의 BER (Bits Error Rate) 성능을 시뮬레이션을 통해 분석하였다. ETSI EN 302 755 표준에 따라 제작된 Full 시뮬레이터를 통해 실험을 수행하였으며, 수신기는 demapper가 LDPC 채널 디코더로부터 전달되는 a priori 정보를 이용하여 LLR(Log Likelihood Ratio) 값을 계산하는 IDD(Iterative Demapping and Decoder) 기술을 사용하였다. 시뮬레이션을 통해 16QAM, R=1/2(short 프페임)에서 IDD를 적용할 경우, BER=$10^{-4}$에서 2dB의 이득이 있음을 확인할 수 있었다. 또한 안테나 사이의 주파수 오프셋 영향으로 성능 열화가 발생함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2525-2532
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• 2009

본 논문에서는 uncoded V-BLAST(Vertical Bell Laboratories Layered Space Time) 시스템에서 PSK 신호들을 joint-detection하기 위한 fast sphere decoder를 제안한다. 이른바 PSD라 불리는 제안된 디코더는 예비처리단계와 검색단계로 구성된다. PSD의 검색단계에서는 depth-first branch and bound 알고리즘을 통해 검출 후보가 되는 신호원들의 최상우선순위(best-first order)를 정하고 이 순위에 따라 신호를 검출하게 된다. 이 때 제안된 디코더는 최상우선순위(best-first order)를 정하는데 있어 계산복잡성을 줄이는 새로운 방법을 제안한다. 시뮬레이션 결과는 PSD에 의해 시스템의 복잡성은 줄이면서 시스템 성능은 ML과 동일하게 유지할 수 있음을 보여준다.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.432-438
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• 2011

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(low density parity check) 복호기의 최적 설계조건을 분석하였다. 최소합 알고리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 폭, 정수 부분과 소수 부분의 비트 폭에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.798-801
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• 2010

본 논문에서는 IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1,296, 1,944)를 지원하는 효율적인 LDPC (Low-Density Parity Check) 복호기 구조를 제안한다. LDPC 복호기의 핵심 블록인 DFU(Decoding Function Unit)의 연산 복잡도와 하드웨어 복잡도를 효율적으로 감소시킬 수 있도록 최소합 알고리듬과 블록직렬 방식의 layered 구조를 적용하였다. 또한 효율적인 다중 블록길이의 구현을 위해 PCM 값을 저장하는 H-ROM의 최적화 방법을 제안하였으며, 이를 통해 ROM의 크기를 약 42% 감소시켰다. 또한, 레이어 간의 효율적인 메모리 읽기/쓰기 방법을 적용하여 복호기 동작을 최적화시켰다.

• 한국정보통신학회논문지
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• 제2권1호
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• pp.147-156
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• 1998

본 논문에서는 다치 논리를 이용한 연산기를 설계하였다. 다치 논리를 구현하기 위해서 전류모드 CMOS 회로를 이용하였으며 이진 전압모드 신호를 다치 전류모드 신호로 바꾸어 주는 인코더와 연산 결과인 다치 전류모드 신호를 이진 전압모드 신호로 바꾸어 주는 디코오더를 사용하여 기존의 이진 시스템에 적용할 수 있도록 하였으며, 승산기 설계시 부분곱 수를 줄이기 위하여 기존의 Booth 알고리즘을 확장한 4진 SD수 부분곱 발생 알고리즘을 사용하였다. 제안된 회로는 SPICE 시뮬레이션 및 FPGA Chip을 이용한 하드웨어 에뮬레이션으로 그 유효함을 확인하였다

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 IWAIT
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• pp.211-216
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• 2009

As demands for high-definition television (HDTV) increase, the implementation of real-time decoding of high-definition (HD) video becomes an important issue. The data size for HD video is so large that real-time processing of the data is difficult to implement, especially with software. In order to implement a fast moving picture expert group-2 decoder for HDTV, we compose five scenarios that use parallel processing techniques such as data decomposition, task decomposition, and pipelining. Assuming the multi digital signal processor environments, we analyze each scenario in three aspects: decoding speed, L1 memory size, and bandwidth. By comparing the scenarios, we decide the most suitable cases for different situations. We simulate the scenarios in the dual-core and dual-central processing unit environment by using OpenMP and analyze the simulation results.

• 한국콘텐츠학회논문지
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• 제16권3호
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• pp.91-101
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• 2016

본 논문은 MLC 타입 낸드 플래시 메모리의 오류 정정을 위한 병렬 BCH 복호기 설계를 제안한다. 제안된 BCH 복호기는 다중 바이트 병렬 연산을 지원한다. 병렬 계수 증가에 따른 회로 크기 증가폭을 줄이기 위해, LFSR 기반 병렬 신드롬 생성기 구조를 적용하였다. 제안된 BCH 복호기는 VHDL을 이용하여 합성되었고, Xilinx FPGA를 이용하여 동작을 검증하였다. 검증 결과 제안된 신드롬 생성기는 기존 바이트-단위의 병렬 신드롬 생성기에 비해 성능을 2.4배 증가시켰다. GFM 방식의 병렬 신드롬 생성기와 비교하여, 동작 완료에 따른 사이클 수는 동일하나, 회로 크기는 1/3 이하로 감소됨을 확인하였다.