• 한국정보통신학회논문지
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• 제18권9호
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• pp.2109-2116
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• 2014

본 논문은 무선랜 시스템에서 성능 향상을 위해, 안테나 빔을 전 방향으로 방사하는 기존의 방법과는 달리, 접속한 단말이 존재하는 방향으로만 안테나 빔을 방사하는 빔포밍 시스템을 설계 및 구현하였다. 해당 시스템은 패치형 배열 안테나를 통해 통신을 하며, DSP(Digital Signal Processor)에서 패킷 타입과 단말의 정보를 퀄컴사의 상용 칩으로부터 제공받아 FPGA(Field Programmable Gate Array)로 전송하는 방식으로 동작한다. DSP와 FPGA의 통신 방식은 데이터 송수신시 생기는 지연을 최소화하기 위해 PCI express(Peripheral Component Interconnect express)를 사용하였다. 단말 고유의 MAC(Media Access Control) 주소를 FPGA에서 저장하고 데이터베이스화함으로써 단말들의 위치를 관리할 수 있도록 하였다. 따라서 해당하는 단말로 패킷을 전송할 때, 추정한 위치로 빔을 방사하여 T/P(throughput)를 높일 수 있다. 단말의 위치는 패치형 배열 안테나를 통해 수신한 단말의 SINR(Signal to Interface plus Noise Ratio)을 프리앰블 구간에서 극대화하는 알고리즘을 사용하여 추정하였다. 제안하는 빔포밍 시스템을 Verilog HDL(Hardware Description Language)을 이용하여 FPGA와 퀄컴사의 상용 칩과 연동하여 구현하였으며 실제 운용 환경에서 시험을 통해 구현된 장비가 일반 AP(Access Point) 보다 더 높은 성능을 보이며 통신하는 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.31-36
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• 2015

전자소자의 다기능, 고밀도, 고성능, 그리고 소형화는 전자 패키지 기술에 초미세 피치 플립 칩, 3D 패키지, 유연 패키지, 등 새로운 기술 패러다임 전환을 가져왔으며, 이로 인해 패키지 된 칩의 열 관리는 소자의 성능을 좌우하는 중요한 요소로 대두되고 있다. Heat sink, heat spreader, TIM, 열전 냉각기, 등 많은 소자 냉각 방법들 중 본 연구에서는 냉매를 이용한 on-chip 액체 냉각 모듈을 Si 웨이퍼에 제작하고, 마이크로 채널 디자인에 따른 냉각 효과를 분석하였다. 마이크로 채널은 딥 반응성 이온 에칭을 이용하여 형성하였고, 3 종류 디자인(straight MC, serpentine MC, zigzag MC)으로 제작하여 마이크로 채널 디자인이 냉각 효율에 미치는 영향을 관찰하였다. 가열온도 $200^{\circ}C$, 냉매 유동속도 150 ml/min의 경우에서 straight MC가 약 $44^{\circ}C$의 높은 냉각 전후의 온도 차를 보였다. 냉매의 흐름과 상 변화는 형광현미경으로 관찰하였으며, 냉각 전후의 온도 차는 적외선현미경을 이용하여 분석하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.36-42
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• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.176- 184
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• 2010

A low-power inductorless 1:4 DEMUX and a 4:1 MUX for a 90 nm CMOS are presented. The DEMUX can be operated at a speed of 25 Gb/s with the power supply voltage of 1.05 V, and the power consumption is 8.9 mW. The area of the DEMUX core is $29\;{\times}\;40\;{\mu}m^2$. The operation speed of the 4:1 MUX is 13 Gb/s at a power supply voltage of 1.2 V, and the power consumption is 4 mW. The area of the MUX core is $30\;{\times}\;18\;{\mu}m^2$. The MUX/DEMUX mainly consists of differential pseudo-NMOS. In these MUX/DEMUX circuits, logic swing is nearly rail-to-rail, and a low $V_{dd}$. The component circuit is more scalable than a CML circuit, which is commonly used in a high-performance MUX/DEMUX. These MUX/DEMUX circuits are compatible with conventional CMOS logic circuit, and it can be directly connected to CMOS logic gates without logic level conversion. Furthermore, the circuits are useful for core-to-core interconnection in the system LSI or chip-to-chip communication within a multi-chip module, because of its low power, small footprint, and reasonable operation speed.

• Journal of Communications and Networks
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• 제11권3호
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• pp.240-247
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• 2009

The results of performance analysis by adopting the channel scenarios characterized as Weibull fading for an multicarrierdirect sequence-coded division multiple access (MC-DS-CDMA) system are proposed in this investigation. On the other hand, an approximate simple expression with the criterion of bit error rate (BER) versus signal-to-noise ratio (SNR) method is derived for an MC-DS-CDMA system combining with maximal ratio combining (MRC) diversity based on the moment generating function (MGF) formula of Weibull statistics, and it associates with an alternative expression of Gaussian Q-function. Besides, the other point of view on the BER performance evaluation of an MC-DS-CDMA system is not only the assumption of both single-user and multi-user cases applied, but the phenomena of partial band interference (PBI) is also included. Moreover, in order to validate the accuracy in the derived formulas, some of the system parameters, such as Weibull fading parameter (${\beta}$), user number (K), spreading chip number (N), branch number (L), and the PBI (JSR) values, etc., are compared with each other in the numerical results. To the best of author's knowledge, it is a brand new idea which proposes the evaluation of the system performance for an MC-DS-CDMA system over the point of view with Weibull fading channel.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 방송공학회논문지
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• 제14권4호
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• pp.438-449
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• 2009

ATSC 방식의 디지털 TV 방송의 수신환경을 분석하기 위해 다양한 채널 환경 분석 시스템이 사용되고 있다. 그러나 기존 장비들은 상용 수신기보다 성능이 떨어져 다중 경로 간섭에 의한 수신기의 수신 불량 현상을 측정하고 분석하기에 어려움이 있다. 이러한 문제점을 해결하기 위해서 상용 DTV 수신 칩세트를 채널 환경 분석 시스템에 직접 이용하는 것을 고려할 수 있다. 일반적으로 상용 DTV 칩세트들은 심볼 주파수로 샘플링된 기저대역의 I (In-phase) 채널 데이터 및 동기 신호들을 제공하므로 측정된 I 채널 데이터를 이용하여 좀 더 정확한 신호 품질 및 채널 신호의 분석을 위해서는 효과적인 Q (Quadrature) 채널 데이터의 추출이 필요하다. 본 논문에서는 DTV 방송 수신환경을 보다 정확하고 효율적으로 분석하기 위하여 DTV 수신 신호 및 채널 분석시스템의 기술적인 요구 사항을 제시하고, 이러한 요구 사항을 만족하게하고 좀 더 정확한 채널환경 분석을 위해 측정된 기저대역의 I 채널 데이터로부터 힐버트(Hilbert) 변환과정을 개선한 Q 채널 데이터 추출 방법을 제안한다. 제안된 데이터 및 채널 분석 시스템은 컴퓨터 모의실험과 실험실 테스트 결과를 통해서 성능을 입증하였으며, 방송신호 측정차량에 장착하여 DTV 동일채널중계기(DOCR) 필드테스트에서 다중경로간섭 신호의 분석에 적용하였다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.40-49
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• 2011

다양한 컴포넌트의 집적과 저전력 정책에 대한 연구가 활발했던 시스템 온 칩 설계 분야에서는 최근 들어 집적되는 컴포넌트의 수가 늘어나고 특성이 다양해짐에 따라 이들의 인터커넥션 문제가 새로운 이슈로 주목받고 있다. 시스템 온 칩이 주목받기 시작한 이후로 컴포넌트들의 구성에 따른 성능을 평가하기 위한 각종 시뮬레이터의 개발이 진행되어 왔으며, 효율적인 컴포넌트간의 인터커넥션 설계를 위한 시뮬레이션 환경도 개발이 진행되어 이들을 이용한 성능 평가가 실제 설계에 반영되고 있다. 대부분의 시뮬레이션 환경은 시스템 온 칩의 성능을 테스트하는 데 있어서 수학적 확률 함수를 기반으로 한 트래픽을 사용하고 있으나, 이는 실제 칩의 동작을 테스트하기에는 한계가 있다. 따라서 실질적인 칩의 테스트를 위하여 시스템 상에서의 동작을 정확하게 모사할 수 있는 시뮬레이터의 필요성이 고조되고 있으나, 실제로 이러한 트래픽 생성 방법을 적용한 시뮬레이터는 전무한 실정이다. 이에 본 논문에서는 멀티 프로세서 시스템 온 칩 상에서 수학적 확률 모델은 물론 실제 시스템의 동작을 모사하는 시뮬레이션이 가능한 트래픽 생성 방법을 제안한다. 본 논문에서 제안된 트래픽 생성법은 실제 응용프로그램의 특성을 반영할 수 있도록 트래픽을 생성하므로 수학적 확률 함수를 이용한 트래픽 생성법보다 실제 동작에 가까운 시뮬레이션을 진행할 수 있으며 이는 인터커넥션에 따른 시스템의 성능을 실효적으로 비교할 수 있는 환경을 제공한다. 본 논문에서는 시뮬레이션을 통해 제안된 트래픽 생성법과 수학적 확률 함수를 이용한 트래픽 생성법의 차이를 비교하여 제안된 생성법의 이점에 대해 알아본다.

• 한국항공우주학회지
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• 제39권6호
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• pp.526-534
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• 2011

위성의 부피 및 무게 절감을 위하여, 전자, 열제어 및 구조를 하나의 시스템으로 일체화 시키는 다기능 구조체가 개발되어 적용되어 왔으며, 다기능 구조체는 전자장비 중 무게가 많이 나가는 섀시/프레임들, 케이블들 및 커넥터들을 제거 할 수 있다. 이런 기존의 다기능 구조체의 주요 사항은 전기·전자의 섀시/프레임들을 개발 비용 및 시간이 많이 요구 되는 MCMs (Multi-Chip Modules)로 대체 하는 것이다. 본 논문은 위성의 부피 및 무게를 효율적으로 절감할 수 있는 새로운 다기능 구조체의 개념을 보여준다. 구조는 열제어 및 우주방사차폐 기능을 포함한 사각형 격자강화 구조체로 설계 및 제작된다. 사각형 격자강화 구조체는 등방격자구조체의 수정형으로 일반적인 인쇄회로기판을 섀시/프레임 없이 내장할 수 있는 충분한 공간을 제공한다.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.