• 한국정보전자통신기술학회논문지
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• 제9권1호
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• pp.120-131
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• 2016

본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어 있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW 2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ${\pm}8V$의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.8-16
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• 2010

NAND Multi-level cell Flash memory는 한 셀에 여러 bit의 정보를 저장하는 방법으로, 용량 집적도를 더욱 높일수 있는 기술로 각광 받고 있다. 하지만 한 셀당 레벨 수를 올릴 경우, 셀간 간섭 등 여러 물리적 이유들로 인해 오류가 발생하며, 이 주된 오류 방향은 unidirectional 함이 알려져 있다. 기존에는 오류 정정 부호(ECC)등을 이용하여 이를 해결하려 했지만, 우리는 셀간 간섭으로 인한 오류에 포커스를 맞추어, 이 영향을 예측하고 줄여서 오류를 보정하는 새로운 알고리즘들을 제안한다. 이 알고리즘은 기존 오류정정부호 기법들과 별도의 단계로 동시에 적용할 수 있기에 에러 정정능력 향상에 효과적이다. 제안된 알고리즘들을 시뮬레이션을 통하여 성능을 비교하고 효율적인 알고리즘이 무엇인지 알아본다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2018년도 제58차 하계학술대회논문집 26권2호
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• pp.357-359
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• 2018

최근 메모리 반도체 시장은 SD(Secure Digital) 메모리 카드, SSD(Solid State Drive)등의 보급률 증가로 메모리 반도체의 시장이 대규모로 증가하고 있다. 메모리 반도체는 개인용 컴퓨터 뿐만 아니라 스마프폰, 테플릿 PC, 교육용 임베디드 보드 등 다양한 산업에서 이용 되고 있다. 또한 메모리 반도체 생산 업체가 대규모로 메모리 반도체 산업에 투자하면서 메모리 반도체 시장은 대규모로 성장되었다. 플래시 메모리는 크게 NAND-Type과 NOR-Type으로 나뉘며 플로팅 게이트 셀의 전압의 따라 SLC(Single Level Cell)과 MLC(Multi Level Cell) 그리고 TLC(Triple Level Cell)로 구분 된다. SLC 및 MLC NAND-Type 플래시 메모리는 많은 연구가 진행되고 이용되고 있지만, TLC NAND-Tpye 플래시 메모리는 많은 연구가 진행되고 있지 않다. 본 논문에서는 기존에 제안된 SLC 및 MLC NAND-Type 플래시 메모리에서 제안된 큐브 패턴을 TLC NAND-Type 플래시 메모리에서 적용 가능한 큐브 패턴 및 알고리즘을 제안한다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.26-33
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• 2012

임베디드 시스템의 저장매체 시장에서 플래시 메모리가 점유율을 높여나가고 시스템 내에서 대부분의 면적을 차지하게 되면서, 시스템 신뢰도에 무거운 영향을 미치고 있다. 플래시 메모 리는 셀 배열구조에 따라 NOR/NAND-형으로 나뉘어져 있고 플로팅 게이트 셀의 Reference 전압의 갯수 따라 SLC(Single Level Cell)와 MLC(Multi Level Cell)로 구분된다. NAND-형 플래시 메모리는 NOR-형에 비해 속도는 느린 편이지만 대용량화가 쉽고 가격이 저렴하다. 또한 MLC NAND-형 플래시 메모리는 대용량 메모리의 수요가 급격히 높아진 모바일 시장의 영향으로 멀티미디어 데이터 저장의 목적으로 널리 채용되고 있다. 이에 따라 MLC NAND-형 플래시 메모리의 신뢰성을 보장하기 위해 고장 검출 테스팅의 중요도 커지고 있다. 전통적인 RAM에서부터 SLC 플래시 메모리를 위한 테스팅 알고리즘은 많은 연구가 있었고 많은 고장을 검출해 내었다. 하지만 MLC 플래시 메모리의 경우 고장검출을 위한 테스팅 시도가 많지 않았기 때문에 본 논문은 SLC NAND-형 플래시 메모리에서 제안된 기법을 확장한 MLC NAND-형 플래시 메모리를 위한 고장검출 알고리즘을 제안하여 이러한 차이를 줄이려는 시도이다.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.107-116
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• 2016

Density of Phase-Change Memory (PCM) devices has been doubled through the employment of multi-level cell (MLC) technology. However, this doubled-capacity comes in the expense of severe performance degradation, as compared to the conventional single-level cell (SLC) PCM. This negative effect on the performance of the MLC PCM detracts from the potential benefits of the MLC PCM. This paper introduces an efficient way of minimizing the performance degradation while maximizing the capacity benefits of the MLC PCM. To this end, we propose a location-aware hybrid management of SLC and MLC in compressed PCM main memory systems. Our trace-driven simulations using real application workloads demonstrate that the proposed technique enhances the performance and energy consumption by 45.1% and 46.5%, respectively, on the average, over the conventional technique that only uses a MLC PCM.

• 사물인터넷융복합논문지
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• 제9권3호
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• pp.81-86
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• 2023

플래시 메모리 기반 저장장치인 SSD(solid state disk)는 높은 집적도와 빠른 데이터 처리가 가능한 장점을 가지고 있다. 따라서 급격하게 증가하고 있는 빅데이터를 관리하는 고용량 데이터 저장 시스템의 저장장치로 활용되고 있다. 그러나 저장 미디어인 플래시 메모리에 일정 횟수 이상 반복해서 쓰기/지우기 동작을 반복하면 셀이 마모되어 사용하지 못하는 물리적 한계가 있다. 본 논문에서는 플래시 메모리의 불량률을 줄이고 수명을 연장하기 위해 불량이 발생한 다중 비트 셀을 단일 비트 셀로 변환하여 사용하는 방법을 제안한다. 제안하는 아이디어는 물리적 특징이 다르지만 동일하게 불량으로 처리되고 있는 다중 비트 셀과 단일 비트 셀의 불량 및 처리 방법을 구분하였다. 그리고 불량이 예상되는 다중 비트 셀을 단일 비트 셀로 변환하여 불량률을 개선하고 전체적인 수명을 연장하였다. 마지막으로 시뮬레이션을 통해 SSD의 증가한 수명을 측정하여 제안하는 아이디어의 효과를 증명하였다.

• 전기학회논문지
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• 제59권6호
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• pp.1095-1102
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• 2010

This paper presents an equalizer reducing CCI(cell-to-cell interference) in MLC NAND flash memory. High growth of the flash memory market has been driven by two combined technological efforts that are an aggressive scaling technique which doubles the memory density every year and the introduction of MLC(multi level cell) technology. Therefore, the CCI is a critical factor which affects occurring data errors in cells. We introduced an equation of CCI model and designed an equalizer reducing CCI based on the proposed equation. In the model, we have been considered the floating gate capacitance coupling effect, the direct field effect, and programming methods of the MLC NAND flash memory. Also we design and verify the proposed equalizer using Matlab. As the simulation result, the error correction ratio of the equalizer shows about 20% under 20nm NAND process where the memory channel model has serious CCI.

• 사물인터넷융복합논문지
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• 제9권4호
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• pp.9-14
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• 2023

최근 엔터프라이즈 및 데이터 센터에서는 급격하게 증가하고 있는 빅데이터를 관리하기 위한 자원 최적화 연구가 활발하게 진행되고 있다. 특히 고정 할당된 저장 자원과 비교하여 많은 자원을 할당하는 씬프로비저닝은 초기 비용을 줄이는 효과가 있으나 실제로 사용하는 자원이 증가할수록 비용의 효과는 감소하고 자원을 할당하기 위한 관리 비용이 증가하는 문제가 있다. 본 논문에서는 플래시 메모리의 물리적 블록을 단일 비트 셀과 다중 비트 셀로 구분하여 하이브리드 기법으로 포맷하고, 빈번하게 사용하는 핫 데이터와 사용량이 적은 콜드 데이터를 구분하여 관리하는 기법을 제안한다. 제안하는 기법은 씩프로비저닝과 같이 물리적으로 자원과 할당된 자원이 동일하여 추가적인 비용 증가 없이 사용할 수 있으며, 사용량이 적은 자원을 다중 비트 셀 블록에 관리하여 씬프로비저닝과 같이 일반적인 저장장치보다 더 많은 자원을 할당할 수 있는 장점이 있다. 마지막으로 시뮬레이션을 기반으로 실험을 통해 제안하는 기법의 자원 최적화 효과를 측정하였다.

• 한국전기전자재료학회논문지
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• 제25권6호
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• pp.409-413
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• 2012

In this study, a substrate-bias assisted 2-step pulse programming method is proposed for realizing 4-bit/1-cell operation of the SONOS memory. The programming voltage and time are considerably reduced by this programming method than a gate-bias assisted 2-step pulse programming method and CHEI method. It is confirmed that the difference of 4-states in the threshold voltage is maintained to more than 0.5 V at least for 10-year for the multi-level characteristics.