• 제목/요약/키워드: Mode Complexity

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초기 CU 크기 예측과 PU 모드 예측 비용을 이용한 고속 CU 결정 알고리즘 (Fast CU Decision Algorithm using the Initial CU Size Estimation and PU modes' RD Cost)

  • 유향미;신수연;서재원
    • 방송공학회논문지
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    • 제19권3호
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    • pp.405-414
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    • 2014
  • HEVC는 재귀적 쿼드 트리 구조를 갖는 CU를 부호화에 적용함으로써 높은 부호화 효율을 얻었다. 그러나 이러한 재귀적 쿼드 트리 구조는 HEVC의 부호화 복잡도를 매우 증가시키는 결과를 가져왔다. 본 논문에서는 이러한 재귀적 쿼드 트리 구조 안에서 빠른 CU 결정이 가능한 알고리즘을 제안한다. 제안하는 알고리즘은 CTU 부호화가 이루어지기 전에 미리 초기 CU 크기를 예측하고, CU 부호화 과정에서 CBF와 PU 모드 예측 비용을 이용한 조건을 확인하여 고속 CU 결정이 이루어지도록 한다. 또한 인터 PU 모드 예측과정에서 얻은 CBF값들을 이용하여 인트라 모드 예측 생략이 가능하다. 실험결과, 제안한 알고리즘의 조건에 포함된 가중치값에 따라 최대 평균 49.91%, 37.97%의 부호화 시간 감소 효과를 얻을 수 있었다.

다중 안테나 통신 시스템을 위한 효율적인 심볼 검출기 설계 연구 (Efficient Symbol Detector for Multiple Antenna Communication Systems)

  • 장수현;한철희;최성남;곽재섭;정윤호
    • 대한전자공학회논문지SD
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    • 제47권3호
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    • pp.41-50
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    • 2010
  • 본 논문에서는 2개의 송수신 안테나를 갖는 MIMO 통신 시스템을 위한 면적 효율적인 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산 블록의 공유와 연산기의 단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, Xilinx Virtex-5 XC5VLX220 FPGA에 기반하여 구현되었다. 그 결과 기존의 설계 구조와 비교시 35.3% 감소된 logic slices, 85.3% 감소된 DSP48s (dedicated multiplier)로 구현 가능함을 확인하였다.

자동차 안전성 설계에서 설계 추적성을 활용한 고장형태 영향분석에 관한 연구 (On the Development of an FMEA Method for Automotive Safety Utilizing Design Traceability)

  • 임관택;이재천
    • 대한안전경영과학회지
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    • 제15권1호
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    • pp.11-19
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    • 2013
  • In modern systems design and development, one of the key issues is considered to be related with how to reflect faithfully the stakeholder requirements including customer requirements therein, thereby successfully implementing the system functions derived from the requirements. On the other hand, the issue of safety management is also becoming greatly important these days, particularly in the operational phase of the systems under development. An approach to safety management can be based on the use of the failure mode effect and analysis (FMEA), which has been a core method adopted in automotive industry to reduce the potential failure. The fact that a successful development of cars needs to consider both the complexity and failure throughout the whole life cycle calls for the necessity of applying the systems engineering (SE) process. To meet such a need, in this paper a method of FMEA is developed based on the SE concept. To do so, a process model is derived first in order to identify the required activities that must be satisfied in automotive design while reducing the possibility of failure. Specifically, the stakeholder requirements were analyzed first to derive a set of functions, which subsequentially leads to the task of identifying necessary HW/SW components. Then the derived functions were allocated to appropriate HW/SW components. During this design process, the traceability between the functions and HW/SW components were generated. The traceability can play a key role when FMEA is performed to predict the potential failure that can be described with the routes from the components through the linked functions. As a case study, the developed process model has been applied in a project carried out in practice. The results turned out to demonstrate the usefulness of the approach.

혼합형 2단 AWG 기반의 WDM-PON을 위한 LAN 에뮬레이션 기능 설계 및 검증 (Design and Verification of LAN Emulation Function for Hybrid Two-Stage AWG based WDM-PON)

  • 한경은;양원혁;김영천
    • 한국통신학회논문지
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    • 제33권3B호
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    • pp.91-99
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    • 2008
  • 본 논문에서는 혼합형 2단 AWG 기반의 WDM-PON에서 기존 802.1D 브리지 기술 규격과 호환 가능하면서 이더넷 LAN 기능을 효율적으로 제공하기 위하여 ULSLE(Upper Layer Shared LAN Emulation) 기능을 설계한다. 제안한 구조에서 ULSLE는 외부 브리지와의 인터페이스를 제공하기 위하여 OLT의 MAC 제어 계층 상위에 존재하며 PON-Tag를 기반으로 에뮬레이션 기능을 수행한다. 이때 PON-Tag는 AWG 기반의 WDM-PON 구조를 고려하여 ONU로부터 전송된 데이터 프레임의 전송 타입과 목적지 판별을 위해서만 사용된다. 이는 하향 프레임 전송에서 PON-Tag를 사용하지 않음으로써 OLT와 ONU에서 PON-Tag 프로세싱 오버헤드와 복잡도를 감소시킨다. 제안한 ULSLE 기능의 검증 및 성능 평가를 위하여 OPNET을 이용하였으며, 검증 시나리오에 따라 각 LLID와 모드 비트에 따른 ULSLE 기능 검증을 수행한다.

GOP 레이어 비트율 제어를 위한 초기 QP 모델링 (Initial QP Modeling for GOP Layer Rate Control)

  • 박상현
    • 한국전자통신학회논문지
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    • 제7권6호
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    • pp.1377-1383
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    • 2012
  • 비디오 코딩에서 GOP의 첫 번째 프레임은 많은 비트를 발생시키는 인트라 모드로 압축되고 다음 프레임의 인터 모드 압축에 사용되기 때문에 첫 프레임을 위한 초기 QP 값은 첫 프레임뿐만 아니라 이후 프레임에도 영향을 주게 된다. 일반적으로 초기 QP 값은 bpp 값에 따라 4가지 값 중에 하나로 설정된다. 이렇게 설정하는 것은 간단한 반면 부정확한 문제가 있다. 정확한 초기 QP 값 예측을 위해서는 bpp 뿐만 아니라 영상의 복잡도와 전송률도 함께 고려하여야 한다. 본 논문에서는 GOP의 인코딩 특성을 분석하여 전체 GOP의 PSNR 값을 최대로 하는 초기 QP 값을 찾기 위한 트래픽 모델과 실시간 영상 압축에서 모델 파라미터를 실시간으로 구하는 방법을 제안한다. 실험 결과는 제안하는 모델이 초기 QP 계산에 필요한 트래픽 특성을 잘 반영하고 있으며 또한 실시간으로 모델 파라미터를 구하는 방법도 효과적으로 작동함을 보여준다.

전이중 무선 셀룰라 네트워크에서 셀 용량 최대화를 위한 사용자 스케쥴링 방식 (User Scheduling Algorithm for Cell Capacity Maximization in Full Duplexing Wireless Cellular Networks)

  • 최현호
    • 한국정보통신학회논문지
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    • 제18권11호
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    • pp.2613-2620
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    • 2014
  • 본 논문에서는 전이중(full duplexing) 모드로 동작하는 기지국과 시분할 이중(TDD: Time Division Duplexing) 모 드로 동작하는 사용자들이 통신하는 전이중 무선 셀룰라 네트워크를 고려한다. 전이중 모드 사용시 상향링크 사용자 는 하향링크 사용자에게 간섭을 유발하므로 시스템 성능을 극대화하기 위해서는 같은 무선 자원을 동시에 사용하는 상 하향링크 사용자 쌍을 어떻게 결정하는 지가 매우 중요하다. 본 논문은 셀 용량을 최대화하기 위한 최적화 문제 를 제시하고 낮은 복잡도를 갖는 차선의 사용자 스케쥴링 알고리즘을 제안한다. 제안하는 스케쥴링 방식은 더 좋은 신호 품질을 갖는 하향링크 사용자가 자신에게 간섭을 덜 미치게 하는 상향링크 사용자를 먼저 선택할 수 있도록 우 선권을 갖는 방식으로 동작한다. 시뮬레이션 결과 제안 사용자 스케쥴링 방식을 사용하는 전이중 시스템은 최적 성 능을 달성하면서 기존 TDD 시스템의 셀 용량을 현저히 개선한다.

깊이정보를 이용한 HEVC의 인코더 고속화 방법 (HEVC Encoder Optimization using Depth Information)

  • 이윤진;배동인;박광훈
    • 방송공학회논문지
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    • 제19권5호
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    • pp.640-655
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    • 2014
  • 최근 영상시스템 환경은 2D 비디오카메라에 깊이 카메라가 부착되어 2D 및 3D 어플리케이션을 지원하는 형태로 보편화 되고 있다. 이러한 3차원 멀티미디어 시스템 환경으로의 변화는 비디오 시스템에서 깊이정보 획득을 용이하게 만들었다. 깊이정보는 객체 구분, 배경영역 인지 등에 이용할 수 있는데, 2D 부호화에 이를 이용한다면 높은 부호화 효율을 얻을 수 있다. 따라서, 본 논문에서는 차세대 2D 비디오 코덱인 HEVC 인코더에 반영한 깊이정보 이용 비디오 부호화 방법을 제안한다. 제안방법으로, 현재 부호화하려는 CU가 배경영역에 위치할 경우 1) 주변블록의 SKIP 모드를 참조하여 결정하는 CU 분할 조기 결정, 2) 시간적 위치의 CU 정보를 이용하여 수행하는 CU 분할 구조 제한, 3) 배경영역에 따른 움직임 예측 탐색 범위 제한이 있다. 실험은 HEVC 참조 소프트웨어인 HM 12.0에 적용하였고, 실험결과 40% 이상의 부호화 복잡도가 감소했으며, BD-Bitrate는 0.5% 손실되었다. 특히, 마이크로소프트사에서 개발한 키넥트를 통해 획득한 영상을 이용한 실험 결과에서는 영상 품질의 큰 열화 없이 기존대비 최대 53%의 부호화 복잡도가 감소하는 결과를 나타내어, 향후 실시간 화상통신, 모바일 또는 핸드헬드 환경에서의 비디오 서비스 등에서 광범위하게 적용할 수 있을 것으로 기대된다.

가변블록 기반 저복잡도 H.264/AVC 디블록킹 필터 (Low-Complexity H.264/AVC Deblocking Filter based on Variable Block Sizes)

  • 신승호;도남금;김태용
    • 대한전자공학회논문지SP
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    • 제45권4호
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    • pp.41-49
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    • 2008
  • H.264/AVC는 기존 압축기술 대비 가변 블록 움직임 보상, 복수 참조 영상, 1/4 화소 움직임 벡터 정확도 및 인-루프 디블록킹 필터 (In-loop Deblocking Filter) 등을 지원하고 있다. 이런 부호화 기술은 압축 효율 향상의 주된 기능이면서, 동시에 높은 복잡도의 요인으로 작용하고 있다. 저사양, 저비트율의 단말기에서 H.264 부호화 기술의 실제 응용 확대를 위해서는 속도향상 개선이 필수적이다. 동영상의 주관적 화질을 상당부분 개선할 수 있는 디블록킹 필터 (Deblocking Filter)는 현재 복잡도와 높은 계산량으로 인하여 저사양 단말기에서는 제한적으로 사용되고 있다. 본 논문에서는 실시간 저비트율의 디지털 동영상압축 시 발생하는 블록킹 현상을 효율적으로 제거하는 디블록킹 필터의 성능개선 방법을 제안한다. 본 논문에서 제안하는 디블록킹 필터링 방법은 움직임 보상에서의 가변블록 정보를 이용하여 영상의 공간적 상관관계를 추출하고, 그 특성에 맞게 4가지 필터모드(Filter Mode)로 분리하여 분리된 영역에 적응형 필터 구조를 취한다. 적용된 모드별 필터링은 블록킹 현상을 제거함은 물론 과도한 블러링 현상(Blurring Effects)을 방지하고 영상내의 세밀한 영상 성분들과 블록 경계간의 실제 에지를 보호함과 동시에 기존 방법 대비 $30{\sim}40%$의 성능향상의 개선을 이루었다.

낮은 복잡도의 준무손실 압축을 위한 향상된 예측 기법 (Enhanced Prediction for Low Complexity Near-lossless Compression)

  • 손지덕;송병철
    • 방송공학회논문지
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    • 제19권2호
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    • pp.227-239
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    • 2014
  • 본 논문은 영상처리용 SoC에서 외부 메모리 대역폭을 효과적으로 낮추기 위한 near-lossless 이미지 코더의 압축 성능을 향상시키는 새로운 예측 기법을 제안한다. 먼저, RGB 간 correlation을 고려하여 이미 복원된 G 성분을 기반으로 R과 B 성분을 효과적으로 예측하는 inter-color prediction을 수행한다. 다음으로 가변 블록 예측을 통해 예측 성능을 향상시킨다. 마지막으로 이전 프레임에서 sampling된 템플릿 dictionary를 이용해 G 성분 예측 시 최소한의 내부 메모리만을 사용하여 시간 축 예측 성능을 개선시키는 방법을 제안한다. 실험 결과를 통해 자연 영상의 경우 기존 기법 대비 평균적으로 약 30%의 코딩 효율 향상을 보이고, CG 영상의 경우에는 평균 60% 정도의 성능 향상을 보임을 알 수 있다.

CDMA 고속초기동기획득을 위한 HW 재사용에 의한 정합필터의 설계 (The design of the matched filter for CDMA rapid initial PN code synchronization acquisition using HW reuse scheme)

  • 임명섭
    • 전자공학회논문지S
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    • 제35S권11호
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    • pp.28-36
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    • 1998
  • 기지국간 비동기방식을 사용하는 CDMA 이동통신 방식에서는 handoff시 초기동기 획득시간이 빠른 초기동기 획득방식이 요구되므로 정합필터를 사용하는 초기동기획득 방식이 고려될 수 있다. Rayleigh fading 채널에서 non coherent QPSK/DS-SS방식으로 신호를 수신하는 model에서 정합필터방식으로 초기동기획득을 위해 소요되는 평균 초기동기 획득시간은 직렬상관방식에 비해 정합필터의 길이에 비례하여 단축됨을 분석하였다. 그러나, 종래의 정합필터 방식이 초기동기획득시간은 단축되지만 HW복잡도로 인한 구현상의 단점을 보완하기위해 본 논문에서는 기억소자를 이용한 HW 재사용에 의해 상관 연산을 반복해서 할 수 있는 설계방안을 제시하므로써 기존 정합필터의 HW복잡도를 정합필터 분할 길이 만큼 줄일 수 있도록 하였고, Altera MAXPlus Ⅱ FPGA로 simulation하므로써 기능을 입증하였다.

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