• 연구논문집
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• 통권24호
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• pp.129-140
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• 1994

Design and implementation of monitoring and control system using dual-microprocessor node is presented for real time process. The proposed system is implemented with 2 of the single chip microprocessors in tightly coupled mode and results in speed up of $s_p=1.74.$ Under the assumption that the nodes are interconnected in multidrop. the overall system performance such as average throughout-delay characteristics and effective throughput are analyzed using M/G/1 gueueing model, and results show that the proposed node can be used to medium sized distributed monitoring and control system.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2007년도 추계학술대회 논문집
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• pp.173-174
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• 2007

Through Silicon Via ( TSV)는 향후3D integration devices (CMOS image sensors) 와 보다 더 직접화되고 진보된 memory stack에 기여 할 것이다. 이는 한층 더 진보된 microprocessors system 을 구축 하리라 본다. 해서 본문은 TSV plasma etching processing 소개와 특히 Bosch process에 대한 개선 방법을 제시하고자 한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (1)
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• pp.685-687
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• 2002

고성능 슈퍼스칼라 프로세서에서 값 예측 실패 시에 잘못 예측된 값을 사용하여 모험적으로 수행된 명령들만을 순차적으로 취소하고 복구한 후에 재이슈하는 값 예측 실패 복구 메커니즘을 제안한다. 제안된 복구 방식은 값 예측이 틀린 종속명령만을 선택적으로 재이슈하여 불필요한 재이슈를 줄임으로써 값 예측 실패 시에 손실을 줄인다. 또한 기존의 방식들처럼 잘못 예측된 명령에 종속적인 명령들의 한번에 병렬로 검색하지 않고 명령들의 종속체인을 따라 순차적으로 검색함으로써 프로세서의 클럭 사이클에 영향을 미치지 않으면서 하드웨어의 구현의 복잡성을 줄인다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.56-62
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• 2008

현대 마이크로프로세서는 적정수준의 전력소모에 고성능의 애플리케이션성능을 요구한다. 전력소모와 성능향상의 상호보정 측면에서 볼때, 명령어 윈도우(Instruction window)는 특별히 중요한 구성요소이다. 이는 명령어 윈도우의 크기를 확장하면 성능향상을 가능하도록 하지만, 기존의 명령어 구조를 그대로 이용하여 크기만 늘리는 것은 전력소모와 복잡도 측면에서 불리하기 때문이다. 본 연구에서는 전력소모를 감소하기 위해서 직접 검색 테이블(Direct table lookup :DTL)을 사용하여 명령어 윈도우에서 발생하는 연관 검색을 최소화한다. 이를 위해 비트 벡터(bit-vector) 기반의 태그 변환 기법을 제안하여 데이터 종속성 및 자원 충돌 현상을 효과적으로 해결한다. 본 논문에서는 SPEC2000 벤치마크를 활용하여 성능평가를 수행하여 제안된 기법이 기존 방법 대비 24.45%의 전력소모 개선 효과를 나타냄을 확인하였다.

• 한국정보통신학회논문지
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• 제9권7호
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• pp.1497-1501
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• 2005

프로그램의 순차적인 실행 순서를 바꾸는 명령어를 분기 명령어라 하며, 분기는 마이크로프로세서의 파이프라인 정지를 일으켜 성능을 저하시키는 가장 큰 원인이 된다. 이에 따라 분기를 정확히 예측하여 다음 실행될 명령어를 제공한다면 마이크로프로세서의 자연스런 명령어의 실행 흐름은 끊어지지 않게 되고 이로써 논은 성능의 향상을 기대할 수 있게 된다. 분기 예측을 위해서는 분기 타겟 버퍼가 필수적이며, 분기 타겟 버퍼는 분기 예측 결과에 따라 다음에 실행할 명령어의 주소를 제공한다. 본 논문에서는 가상주소를 실제주소로 바꾸어 주는 TLB와 분기 타겟 버퍼가 각각 가지고 있는 태그 메모리를 함께 사용하는 구조를 제안한다. 이러한 공유 태그 구조의 이점은 2재의 태그 메모리를 하나로 공유함으로써 칩 면적의 감소를 꾀하고 더불어 분기 예측 속도를 향상시킬 수 있다는 점이다. 또한, 본 논문에서 제안된 구조는 주소로 사용되는 비트 수가 커지거나 여러 개의 명령어를 동시에 실행할 수 있는 구조에서 그 이점이 더욱 커지기 때문에 향후 개발되는 마이크로프로세서에서 유용하게 사용될 수 있을 것으로 기대된다.

• 한국정보과학회논문지:시스템및이론
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• 제27권4호
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• pp.401-407
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• 2000

최근의 고성능 프로세서들은 명령어 수준의 병렬처리(Instruction Level Parallel Processing) 를 이용하여 성능향상을 꾀하고 있다. 특히 컴파일러의 도움을 받는 VLIW(Very Long Instruction Word) 방식의 프로세서는 고성능 DSP 및 그래픽 프로세싱 등 특수한 분야에서 사용이 증가하고 있다. 이러한 특수 목적의 프로세서 구조로서 버스 기반의 VLIW 구조가 제안되었으며[2], 이는 포워딩 하드웨어의 부담과 명령어 폭을 줄여주는 장점을 갖는다. 본 논문에서는 제안된 버스 기반의 VLIW 프로세서를 위해 개발된 최적화 스케쥴링 컴파일러를 소개한다. 우선 버스간 연결 및 자원사용을 모델링 하는 기법을 설명하고 이를 바탕으로 레지스터-버스 승진, 복사자 융합, 오퍼랜드 대체 등의 기계 의존적인 최적화 기법과 선택 스케쥴링, EPS(Enhanced Pipelining Scheduling) 기법 등 VLIW 스케쥴링 기법을 어떻게 구현했는지 설명한다. 이러한 최적화 기법들을 멀티미디어 응용 프로그램에 대하여 적용하여 보았고 약 20%의 성능향상을 보임을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.79-90
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• 2000

본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 승산기 등과 통합되어 기능과 성능을 검증하였다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.235-244
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• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• 한국인터넷방송통신학회논문지
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• 제23권5호
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• pp.35-40
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• 2023

본 논문에서는 전통적으로 대면 중심의 오프라인 접촉방식 실험 실습 위주로 진행되었던 전기 전자 제어공학 분야의 마이크로프로세서 응용 교과목 교육에서 시간적, 공간적, 물리적 제약 요소에 상관없이 언제 어디서나 가상적으로 실습할 수 있게 해주는 온라인 가상실험 시스템 구축 연구의 일환으로, 마이크로프로세서가 다른 주변장치와 무선랜을 통해 통신할 수 있게 해주는 시리얼 무선랜 가상 통신 모듈을 개발하였다. 개발된 모듈은 가상실험 시스템 내의 마이크로프로세서와 시리얼 인터페이스를 통해 연결되고, 이를 통해 송수신되는 데이터를 가상실험 소프트웨어가 수행되고 있는 호스트의 실제 무선랜 인터페이스를 통해 주변 장치들로 전송해 준다. 개발된 시리얼 무선랜 가상 통신 모듈의 기능 검증을 위해 가상실험 시스템 내의 마이크로프로세서가 호스트 컴퓨터의 무선랜 인터페이스를 통해 안드로이드 스마트폰과 데이터를 주고받는 실험을 수행하였으며, 본 연구를 통해 개발된 가상실험용 시리얼 무선랜 통신 모듈을 사용하여 가상 마이크로프로세서가 주변 실물 장치와 무선랜을 통해 통신할 수 있게 되어 마이크로프로세서 응용 교육분야에 효율적으로 활용될 수 있을 것으로 기대된다.

• ETRI Journal
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• 제26권6호
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• pp.513-519
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• 2004

This paper presents a low power 16-bit adiabatic reduced instruction set computer (RISC) microprocessor with efficient charge recovery logic (ECRL) registers. The processor consists of registers, a control block, a register file, a program counter, and an arithmetic and logical unit (ALU). Adiabatic circuits based on ECRL are designed using a $0.35{\mu}m$ CMOS technology. An adiabatic latch based on ECRL is proposed for signal interfaces for the first time, and an efficient four-phase supply clock generator is designed to provide power for the adiabatic processor. A static CMOS processor with the same architecture is designed to compare the energy consumption of adiabatic and non-adiabatic microprocessors. Simulation results show that the power consumption of the adiabatic microprocessor is about 1/3 compared to that of the static CMOS microprocessor.