• 전자공학회논문지B
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• 제30B권2호
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• pp.33-43
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• 1993

Lock mechanism is essential for synchronization on the multiprocessor systems. Lock mechanism needs to reduce the time for lock operation in low lock contention. Lock mechanism must consider the case of the high lock contention. The conventional lock control scheme in memory results in the increase of bus traffic and memory utilization in lock operation. This paper suggests a lock scheme which stores the lock data in cache and manages it efficiently to reduce the time spent in lock operation when the lock contention is low on a multiprocessor system built on HiPi-bus(Highly Pipelined bus). This paper also presents the design of the HIPi-CLOCK (Highly Pipelined bus Cache LOCK mechanism) which transfere the data from on cache to another when the lock contention is high. The designed simulator compares the conventional lock scheme which controls the lock in memory with the suggested HiPi-CLOCK scheme in terms of the RMW(Read-Modify-Write) operation time using simulated trace. It is shown that the suggested lock control scheme performance is over twice than that of the conventional method in low lock contention. When the lock contention is high, the performance of the suggested scheme increases as the number of the shared lock data increases.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제24권1호
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• pp.10-16
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• 2018

비용절감을 위해 제한된 서버 워크로드를 통합하는 것은 데이터센터의 효율성에 중요하다. 하지만 더 많은 워크로드가 하나의 서버에 통합되면서, 워크로드들의 성능이 제한된 공유 자원에 대한 경합으로 인해 감소될 수 있다. 이러한 성능감소를 줄이기 위해서 공유자원에 대한 경합을 줄이는 스케줄이 필요하다. 본 논문에서는 이러한 공유자원, 특히 메모리 서브시스템에 대해서 경합을 줄일 수 있는 DVFS(Dynamic Voltage Frequency Scaling) 기반의 메모리 인지 쓰레드 스케줄링 방법을 제안한다. 제안한 알고리즘은 메모리 자원에 대한 경합을 줄이기 위해서, 메모리 자원에 대한 접근을 제한하는 방식으로 두 가지 방법을 사용한다. 메모리 인텐시브 쓰레드를 제한된 코어에서 수행하고, 메모리 인텐시브 쓰레드가 수행되는 코어의 주파수를 낮추어 경합을 완화한다. 제안한 알고리즘을 적용하여 쓰레드 스케줄링 시, 리눅스의 CFS(Completely Fair Scheduler) 대비 최대 43%의 성능향상을 이루고 파워소모를 38% 줄일 수 있었다.

• 전자공학회논문지CI
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• 제48권1호
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• pp.72-79
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• 2011

다중 코어 프로세서의 보급과 더불어 이를 효율적으로 활용하기 위한 병렬 프로그래밍의 중요성은 나날이 강조되고 있다. 트랜잭셔널 메모리는 병렬 프로그래밍의 핵심적인 요소인 동기화(Synchronization)를 위해 제안된 구조로서 lock을 사용한 동기화로 인해 발생하는 병렬성 저하, deadlock 등의 문제를 극복할 수 있다. 본 논문은 높은 수준의 contention 상황에 따른 효율적인 트랜잭셔널 메모리의 구조에 대한 이론적인 분석을 제시하며 시뮬레이션을 통해 분석의 타당성을 확인한다. 시뮬레이션 환경은 하드웨어 트랜잭셔널 메모리 (Hardware Transactional Memory) 시스템으로 구성되었으며 이론의 검증을 위해 STAMP 벤치마크와 높은 contention을 유발하는 프로그램을 시뮬레이션 하였다. 또한 트랜잭셔널 메모리를 적용한 dining philosopher problem의 모델링을 통해 효율적인 자원 할당 방안에 있어 lazy 데이터 관리 정책이 유리함을 보였다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.39-49
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• 2011

터보 코드는 반복 복호를 하기 때문에 긴 복호시간을 필요로 한다. 고속 통신을 하기 위해서는 복호 시간을 줄여야 하며 이는 병렬 처리를 통해 해결할 수 있다. 하지만 병렬 처리 시 메모리 경합이 발생할 수 있는데 이는 복호기의 성능을 저하시킨다. 이러한 메모리 정합을 피하기 위해 2006년 QPP 인터리버가 제안되었다. 본 논문에서는 QPP 인터리버에 적합하며 비교적 적은 지연 시간을 갖고 회로의 크기도 줄인 MDF 기법을 제안한다. 그리고 MDF 기법을 사용한 MAP 복호 모듈의 설계를 보인다. 구현한 복호기는 Xilinx 사의 FPGA에 타켓팅하였으며 최대 80Mbps의 처리율을 보인다.

• 전자공학회논문지
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• 제54권7호
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• pp.36-46
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• 2017

오류 정정부호의 일종인 터보 코드는 우수한 BER 성능을 얻기 위하여 동일한 복호 과정을 반복 수행해야 하므로 긴 복호시간을 필요로 한다. 따라서 복호시간을 줄이기 위하여 병렬처리를 이용할 수 있는데, 이 경우, 추가 버퍼를 필요로 하는 메모리 경합이 있을 수 있다. QPP 인터리버는 이러한 메모리 경합을 피하기 위하여 제안되었으나, double flow 복호 기법과 함께 사용하여 복호기를 구성할 경우 여전히 메모리 경합이 발생할 가능성이 있다. 본 논문에서는 double-flow 기법을 이용한 복호에서 메모리 충돌을 피할 수 있는 even-odd cross mapping 기법을 제안한다. 이 방법은 QPP 인터리버의 주소 생성 특성을 사용하며, 복호 모듈과 LLR 메모리 블록 간의 인터리빙 회로 구현에 사용될 수 있다. Double flow 기법과 제안한 방법을 적용하여 복호기를 구현하고, 이를 기존의 MDF 기법에 의한 구현과 비교하였을 때, 전체 면적은 약 8% 증가하지만, 복호시간을 최대 약 32% 줄일 수 있다.

• 전자공학회논문지D
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• 제34D권8호
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• pp.52-61
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• 1997

In this paper it is proposed a new architecture for N*N optical packet switching system. It consists of active-splitter type pf packet router, travelling type of optical buffer memory for packet contention resoltuion and an electronic controller. the BER performance of the proposed switching system is analyzed with respect to channel crosstalks and amplified spontaneous emissio noise form switching elements and optical amplifiers respectively. Operational validity of the proposed switching system is also experimentally proved by realizing 2*2 optical packet switching system.

• ETRI Journal
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• 제44권6호
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• pp.1020-1033
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• 2022

In this paper, we propose novel disaggregated memory module (dMM) architecture and memory access control schemes to solve the collision and contention problems of memory disaggregation, reducing the average memory access time to less than 1 ㎲. In the schemes, the distributed scheduler in each dMM determines the order of memory read/write access based on delay-sensitive priority requests in the disaggregated memory access frame (dMAF). We used the memory-intensive first (MIF) algorithm and priority-based MIF (p-MIF) algorithm that prioritize delay-sensitive and/or memory-intensive (MI) traffic over CPU-intensive (CI) traffic. We evaluated the performance of the proposed schemes through simulation using OPNET and hardware implementation. Our results showed that when the offered load was below 0.7 and the payload of dMAF was 256 bytes, the average round trip time (RTT) was the lowest, ~0.676 ㎲. The dMM scheduling algorithms, MIF and p-MIF, achieved delay less than 1 ㎲ for all MI traffic with less than 10% of transmission overhead.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.31-34
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• 2002

There are two kinds of network architectures in the IEEE 802.11:[1] distributed (ad-hoc) or centralized (infrastructure) wireless network. Centralized networks have an access point (base station) that can control the wireless medium access of stations in these networks. The 802.11 MAC protocol of an access point is the same as those of other stations in the contention period. This paper propose a novel MAC protocol of an access point to solve these problems. This MAC protocol adds a new contention-free period called EPCF (Extended PCF) to resolve accumulated data in the queue of an access point. Simulation results show that the new protocol performs better throughput than the 802.11 standard MAC with the less queue memory site requirement.

• 한국정보처리학회논문지
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• 제5권1호
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• pp.24-32
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• 1998

버스기반 공유메모리-다중프로세서는 공유버스의 사용으로 인한 병목 현상이 시스템의 성능을 제한하며, 특히 분리형 트랜잭션 환경 하에서 각 프로세서들로부터 생성되는 메모리 접근에 대한 요청의 일부가 불필요하게 메모리 입력 버퍼에 대기함으로써 시스템의 성능을 저하시킨다. 이와 같은 불필요한 메모리 입력버퍼에서의 대기는 각 블록에 대한 상태정보를 이용함으로써 제거될 수 있지만, 메모리의 각 블록에 대하여 상태정보가 완전 사상된 비트맵테이블을 저장하기 위한 SRAM에 대한 부담이 발생되었다. 본 연구에서는 이와 같은 문제점을 해결하기 위하여 비공유부분의 배제와 참조 국부성의 원리를 적용하여 상태정보를 저장하기 위한 SRAM의 용량을 줄이기를 제안한다. 시뮬레이션 결과에 의하면 시스템의 성능에는 거의 영향을 미치지 않으면서 상태정보의 저장 용량을 줄일 수 있어 가격-대-성능의 향상을 도모할 수 있다.

• 한국시뮬레이션학회논문지
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• 제2권1호
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• pp.13-22
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• 1993

In a multiple-bus multiprocessor system in which processors and memory modulus are interconnected through system buses, time delay due to bus contention degrades system performance. In order to reduce such a problem , and optimal bus arbitration scheme and its hardware are neccessary. In this study, performaces of four arbitration schemes are analyzed and compared : fixed-priority, equal-priority, rotating-priority and round-robin priority schemes. For the study, the software simulator of a multiple-bus multiprocessor system is developed by using SLAM II. Simulation results show that, when memory sccesses are evenly distributed to all memory modulus, round-robin priority scheme provides the best performance. But when a hot spot exists, the use of the fixed priority scheme results in the shortest access time.