• Journal of information and communication convergence engineering
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• 제13권1호
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• pp.27-35
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• 2015

Multiprecision multiplication is the most expensive operation in public key-based cryptography. Therefore, many multiplication methods have been studied intensively for several decades. In Workshop on Cryptographic Hardware and Embedded Systems 2011 (CHES2011), a novel multiplication method called 'operand caching' was proposed. This method reduces the number of required load instructions by caching the operands. However, it does not provide full operand caching when changing the row of partial products. To overcome this problem, a novel method, that is, 'consecutive operand caching' was proposed in Workshop on Information Security Applications 2012 (WISA2012). It divides a multiplication structure into partial products and reconstructs them to share common operands between previous and next partial products. However, there is still room for improvement; therefore, we propose a finely designed operand-caching mode to minimize useless memory accesses when the first row is changed. Finally, we reduce the number of memory access instructions and boost the speed of the overall multiprecision multiplication for public key cryptography.

• 대한전기학회논문지:전력기술부문A
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• 제52권11호
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• pp.647-654
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• 2003

As electrical power system has become complicated and enlarged to cope with the increasing electric demand, it has to be expected that higher speed, higher reliability, higher function and higher arithmetic ability in protective relay should be realized. Therefore, in this papers, by hardware design and implementation used DMA controller that transfer blocks of data to any location in the memory map without interfering with CPU operation, CPU utilization is increased effectively, as a result it made possible to implement multi-function digital protective relay which has high trust and high function of protection as well as control and metering for power transformers using single processor(DSP).

• ETRI Journal
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• 제32권4호
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• pp.638-641
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• 2010

With the growth of memory capacity and density, memory testing and repair with the goal of yield improvement have become more important. Therefore, the development of high efficiency redundancy analysis algorithms is essential to improve yield rate. In this letter, we propose an improved built-in redundancy analysis (BIRA) algorithm with a minimized binary search tree made by simple calculations. The tree is constructed until finding a solution from the most probable branch. This greatly reduces the search spaces for a solution. The proposed BIRA algorithm results in 100% repair efficiency and fast redundancy analysis.

• 대한전기학회논문지:전력기술부문A
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• 제48권5호
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• pp.658-663
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• 1999

2D sliced CT images hardly express the human disease in a space. This space expression can be reconstructed into 3D image by piling up the CT sliced image in succession. In medical image, in order to get the reconstructed 3D images, expensive system or much calculation time is needed. But by changing the method of reconstruction procedure and limit the range, the reconstruction time could be reduced. In this study, to reduce the processing time and memory, we suggested a method of interpolation and ray casting processing at the same time in a limited range. Such a limited range processing have advantages that we could reduce the unnecessary interpolation and ray casting. Through a experiment, it is founded that the reconstruction time and the memory was much reduced.

• 한국정보처리학회논문지
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• 제7권10호
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• pp.3055-3063
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• 2000

본 논문에서는 공유 메모리 다중 프로세서 시스템에서 태스크 중복을 기반으로 하는 휴리스틱 스케줄링 알고리즘을 제안한다. 제안된 알고리즘에서는 공유 메모리에서 통신할 때 발생되는 충돌을 방지하기 위하여 네트웍 통신 자원을 우선 할당하고, 스케줄링 길이를 단축하고 병렬처리 시간을 줄이기 위한 중복 태스크를 선택할 때 휴리스틱을 사용한다. 제안된 알고리즘은 태스크 그래프를 입력으로 받아 다중 프로세서로 스케줄링하며, 시스템에서 사용 가능한 프로세서의 수에 맞도록 태스크를 스케줄링 할 수 있다. 시뮬레이션에서는 제안된 알고리즘을 실제 응용프로그램의 태스크 그래프에 적용하였으며, 프로세서 수의 변화에 따른 스케줄링 길이를 비교하여 제안된 알고리즘의 성능이 우수함을 보여주었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 A
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• pp.492-494
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• 1993

CMAC (Cerebeller Model Articulation Controller) is kind of Neural Networks that imitate the human cerebellum. For storage and retrieval of learned data, the input of CMAC is used as a key to determine the memory location. he learned information is distributively stored in physical memory. The learning of CMAC is very fast and converged well, therefore, it effects the application of Pattern Recognition. Through the our experiment of Pattern Recognition, we will prove that CMAC is very suitable for On-line real time processing and incremental learning of Neural Networks.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권10호
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• pp.5035-5048
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• 2016

Nano scale networks are futuristic networks deemed as enablers for the Internet of Nano Things, Body area nano networks, target tracking, anomaly/ abnormality detection at molecular level and neuronal therapy / drug delivery applications. Molecular communication is considered the most compatible communication technology for nano devices. However, connectivity in such networks is very low due to inter-symbol interference (ISI). Few research papers have addressed the issue of ISI mitigation in molecular communication. However, many of these methods are not adaptive to dynamic environmental conditions. This paper presents an enhancement over original Memory-1 ISI cancellation scheme using maximum likelihood estimation of a channel parameter (λ) to make it adaptable to variable channel conditions. Results of the Monte Carlo simulation show that, the connectivity (P_conn) improves by 28% for given simulation parameters and environmental conditions by using enhanced Memory-1 cancellation method. Moreover, this ISI mitigation method allows reduction in symbol time (Ts) up to 50 seconds i.e. an improvement of 75% is achieved.

• 한국멀티미디어학회논문지
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• 제6권2호
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• pp.301-308
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• 2003

본 논문에서는 HOL블록킹 현상과 데드락을 줄이기 위해 공유 메모리 스위치를 이용하고, 셀의 형태에 따라 유니캐스트 셀과 멀티캐스트 셀을 따로 저장하는 방법을 이용하여 셀의 부하를 줄이는 멀티캐스트 ATM스위치를 제안한다. 제어부에서 출력 포트에 따라 셀을 스케줄링하여 공유메모리이면서 출력 버퍼의 효과도 같이 가진다. 뿐만 아니라 메모리의 빈 주소를 감시하면서 스케줄링의 우선 순위를 제어하고 메모리를 효율적으로 관리하여 트래픽의 양이 증가하더라도 손실되는 셀의 양이 크게 증가하지 않게 하였다. 제안한 스위치의 성능을 시뮬레이션을 통해 분석하여 그 유효성을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.21-22
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• 2013

가상화 기술은 하드웨어 위에서 여러 운영체제를 동작시키면서, 시스템의 활용률을 극대화 시키는 기술이므로 여러 분야에서 각광받고 있다. 가상화는 시스템 위험성 전파 등을 줄임으로써, 보안 노출을 막는 등 여러 장점들이 있다. 하지만, 게스트머신에서 하이퍼바이저로의 잦은 스위치는 가상화 성능을 떨어트린다. 또한, 다수의 가상머신에서 공유될 수 있는 페이지들에 대한 메모리 중복 문제도 존재한다. 우리는 가상화 환경에서 VMEXIT를 줄이고, 메모리를 절약할 수 있는 메모리 중복제거 기술을 제안하고, 이를 정성적으로 성능 평가를 진행하였다.

• 재활치료과학
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• 제10권4호
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• pp.39-52
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• 2021

목적 : 본 연구의 목적은 기억력 장애를 가진 성인 환자를 대상으로 기억력 향상을 위한 작업치료 중재를 수행한 단일대상연구의 특성을 확인하고 질적 수준을 알아보는 것이다. 연구방법 : 본 연구는 2011년부터 2020년까지 기억력 향상 작업치료 중재 연구 중 단일대상연구 설계를 적용한 총 6편의 논문을 분석한 문헌연구로, 연구내용에 대한 일반적 특성 및 연구방법의 질적 수준을 분석하였다. 결과 : 분석대상의 질적 수준은 66.7%(4편)가 중간 수준이었고 33.3%(2편)는 높은 수준이었으며, 낮은 수준의 연구는 없었다. 단일대상연구 설계 유형은 모두 반전설계로 ABA가 가장 많았다. 대상자는 뇌졸중, 치매, 경도인지장애 환자였으며, 대상자 수는 1~3명이었다. 독립변수는 오차배제훈련, 어플리케이션 활용 중재, 전산화인지훈련, 시간차회상훈련이었다. 종속변수는 공통변수인 기억력과 함께 집중력, 뇌파변화, 수단적 일상생활활동 및 우울이었다. 중재시간은 30~40분, 중재회기는 6~15회기였으며, 총 연구기간은 3~8주로 다양하였다. 중재 결과 모든 연구에서 중재 후 종속변수가 향상된 것으로 보고되었다. 결론 : 기억력훈련에 대한 단일대상연구 적용 작업치료 중재 연구들은 모두 중간 이상의 질적 수준을 보여 임상에서 적용 시 근거기반자료로 의의가 있으며, 기억력 향상에 효과적인 연구들이라는 것을 확인하였다.