• ETRI Journal
• /
• 제29권4호
• /
• pp.457-462
• /
• 2007

This work presents a low-voltage static random access memory (SRAM) technique based on a dual-boosted cell array. For each read/write cycle, the wordline and cell power node of selected SRAM cells are boosted into two different voltage levels. This technique enhances the read static noise margin to a sufficient level without an increase in cell size. It also improves the SRAM circuit speed due to an increase in the cell read-out current. A 0.18 ${\mu}m$ CMOS 256-kbit SRAM macro is fabricated with the proposed technique, which demonstrates 0.8 V operation with 50 MHz while consuming 65 ${\mu}W$/MHz. It also demonstrates an 87% bit error rate reduction while operating with a 43% higher clock frequency compared with that of conventional SRAM.

• 대한전자공학회논문지SD
• /
• 제49권4호
• /
• pp.26-33
• /
• 2012

임베디드 시스템의 저장매체 시장에서 플래시 메모리가 점유율을 높여나가고 시스템 내에서 대부분의 면적을 차지하게 되면서, 시스템 신뢰도에 무거운 영향을 미치고 있다. 플래시 메모 리는 셀 배열구조에 따라 NOR/NAND-형으로 나뉘어져 있고 플로팅 게이트 셀의 Reference 전압의 갯수 따라 SLC(Single Level Cell)와 MLC(Multi Level Cell)로 구분된다. NAND-형 플래시 메모리는 NOR-형에 비해 속도는 느린 편이지만 대용량화가 쉽고 가격이 저렴하다. 또한 MLC NAND-형 플래시 메모리는 대용량 메모리의 수요가 급격히 높아진 모바일 시장의 영향으로 멀티미디어 데이터 저장의 목적으로 널리 채용되고 있다. 이에 따라 MLC NAND-형 플래시 메모리의 신뢰성을 보장하기 위해 고장 검출 테스팅의 중요도 커지고 있다. 전통적인 RAM에서부터 SLC 플래시 메모리를 위한 테스팅 알고리즘은 많은 연구가 있었고 많은 고장을 검출해 내었다. 하지만 MLC 플래시 메모리의 경우 고장검출을 위한 테스팅 시도가 많지 않았기 때문에 본 논문은 SLC NAND-형 플래시 메모리에서 제안된 기법을 확장한 MLC NAND-형 플래시 메모리를 위한 고장검출 알고리즘을 제안하여 이러한 차이를 줄이려는 시도이다.

• The Korean Journal of Physiology and Pharmacology
• /
• 제18권1호
• /
• pp.55-59
• /
• 2014

Dehydroevodiamine HCl (DHED) has been reported to prevent memory impairment and neuronal cell loss in a rat model with cognitive disturbance. We investigated the effect of DHED on memory impairment and behavioral abnormality caused by stress. We demonstrated that DHED can improve stress-induced memory impairments and depression-like behaviors by using open-field test, Y-maze test and forced swimming test. DHED treatment significantly recovered the decreases in the levels of neural cell adhesion molecule (NCAM) proteins caused by stress and the decreases in cell viability. Our results suggested that DHED is a potential drug candidate for neuronal death, memory impairment and depression induced by stress.

• 한국통신학회논문지
• /
• 제21권11호
• /
• pp.2850-2861
• /
• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2002년도 하계학술대회 논문집
• /
• pp.26-31
• /
• 2002

To realize a high integrated Flash memory utilizing SONOS memory devices, the NOR type 1TC(one Transistor Cell) SONOS Flash arrays are fabricated and characterized. This SONOS Flash arrays with common source lines are designed and fabricated by conventional 0.35$\mu\textrm{m}$ CMOS process. The thickness of ONO for memory cell is tunnel oxide of 34${\AA}$, nitride of 73${\AA}$ and blocking oxide of 34${\AA}$. To investigate operating characteristics, CHEI(Channel Hot Electron Injection) method and Bit line erase method are selected as the write operation and the erase method, respectively. The disturbance characteristics according to the write/erase/read cycling are also examined. The degradation characteristics are investigated and then the reliability of SONOS flash memory is guaranteed.

• 생명과학회지
• /
• 제19권3호
• /
• pp.403-410
• /
• 2009

본 연구는 청소년기 흰쥐를 대상으로 4주간의 저강도 트레드밀 운동이 기억력과 해마 신경세포생성, BDNF, Trkb, 중격 콜린세포에 미치는 효과를 조사하기 위하여 수행되었다. 먼저 운동이 기억력에 미치는 효과를 step-through avoidance에서 검사한 결과 운동을 실시했던 흰쥐의 retention latency가 대조군에 비해 유의하게 증가되어 기억력 향상을 나타내었다. 이후 기억력 향상기전으로 해마에서 신경세포증식과 BDNF 및 TrkB 단백질 발현을 정량화 한 결과에서도 운동군의 신경세포 생성율과 BDNF와 TrkB 단백질 발현 모두 대조군에 비해 유의하게 증가된 것으로 나타났다. 게다가 운동을 통한 전뇌 콜린세포 수의 증가가 해마 신경세포생성과 BDNF 발현 증가에 기여하는 것으로 나타났다. 이러한 결과는 청소년기 운동이 기억력 향상에 도움이 될 수 있음을 보여주는 것이다.

• 한국축산식품학회지
• /
• 제29권2호
• /
• pp.278-282
• /
• 2009

Previous studies indicate that BF-7 enhances learning and memory in normal and elderly individuals. Here, we evaluated whether milk containing BF-7 (BF-7 milk) could improve the brain function, with thirty normal university students $(21{\pm}1.2 years)$. Two versions of the Paced Auditory Serial Addition Test were used under double-blinded conditions to measure the efficacy of BF-7 milk on learning and memory, especially working memory and attention, and on mathematical ability. As a result, BF-7 milk improved the accuracy of the task more than 3-fold. Furthermore, BF-7 milk protected cultured neuronal cells from 3-hydroxykynurenine, a normal endogenous brain stress agent. These results indicate that BF-7 milk enhances memory, attention and mathematical ability in normal persons.

• 전자공학회논문지
• /
• 제51권3호
• /
• pp.61-71
• /
• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
• /
• 제55권8호
• /
• pp.399-403
• /
• 2006

An accurate constant output voltage provided by the analog memory cell may be used by the low power oscillator to generate an accurate low frequency output signal. This accurate low frequency output signal may be used to maintain long-term timing accuracy in host devices during sleep modes of operation when an external crystal is not available to provide a clock signal. Further, incorporation of the analog memory cell in the low power oscillator is fully implementable in a 0.35um Samsung standard CMOS process. Therefore, the analog memory cell incorporated into the low power oscillator avoids the previous problems in a oscillator by providing a temperature-stable, low power consumption, size-efficient method for generating an accurate reference clock signal that can be used to support long sleep mode operation.

• 한국전기전자재료학회논문지
• /
• 제13권11호
• /
• pp.914-920
• /
• 2000

When the charge-trap type SONOS(polysilicon-oxide-nitride-oxide-semiconductor) cells are used to flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM(Nonvolatile Semiconductor Memory) cells were fabricated using 0.35 ㎛ standard memory cell embedded logic process including the ONO cell process, based on retrograde twin-well, single-poly, single metal CMOS(Complementary Metal Oxide Semiconductor) process. The thickness of ONO triple-dielectric for the memory cell is tunnel oxide of 24 $\AA$, nitride of 74 $\AA$, blocking oxide of 25 $\AA$, respectively. The program mode(V$\_$g/=7, 8, 9 V, V$\_$s/=V$\_$d/=-3 V, V$\_$b/=floating) and the erase mode(V$\_$g/=-4, -5, -6 V, V$\_$s/=V$\_$d/=floating, V$\_$b/=3 V) by MFN(Modified Fowler-Nordheim) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation(ΔV$\_$th/, S, G$\_$m/) characteristics than channel MFN tunneling operation. Also, the program inhibit conditins of unselected cell for separated source lines NOR-type flash memory application were investigated. we demonstrated that the phenomenon of the program disturb did not occur at source/drain voltage of 1 V∼12 V and gate voltage of -8 V∼4 V.