• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.328-331
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• 2011

플래시 메모리는 기존의 하드디스크를 대체하는 저장 장치의 저장 매체로 각광받고 있으며 소규모의 임베디드 시스템에서부터 대형 서버 시스템, 데이터 센터까지 널리 사용 되고 있다. 하지만 플래시 메모리는 기존의 하드디스크와 비교하였을 때, I/O 성능이나 에너지 소모 측면에서 서로 다른 특성을 갖는다. 따라서 기존의 하드디스크 기반의 버퍼 관리 기법이 아닌 플래시 메모리 기반의 파일 시스템을 위한 버퍼 관리 기법이 필요하다. 본 논문에서는 기존에 연구된 플래시 메모리 기반의 파일 시스템을 위한 버퍼 관리 기법에 대하여 소개하고 각각의 특징에 대해서 서술한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.11B
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• pp.1939-1947
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• 2000

본 논문에서는 명령어의 효율적인 페치를 위해 분기 타겟 주소 전체를 사용하지 않고 캐쉬 메모리(cache memory) 내의 적은 비트 수로 인덱싱 하여 한 클럭 사이클 안에 최대 4개의 명령어를 다음 파이프라인으로 보내줄 수 있는 방법을 제시한다. 본 프리페치 유닛은 크게 나누어 3개의 영역으로 나눌 수 있는데, 분기에 관련하여 미리 부분적으로 명령어를 디코드 하는 프리디코드(predecode) 블록, 타겟 주소(NTA : Next Target Address) 테이블 영역을 추가시킨 명령어 캐쉬(instruction cache) 블록, 전체 유닛을 제어하고 가상 주소를 관리하는 프리페치(prefetch) 블록으로 나누어진다. 사용된 명령어들은 SPARC(Scalable Processor ARChitecture) V9에 기준 하였고 구현은 Verilog-HDL(Hardwave Description Language)을 사용하여 기능 수준으로 기술되고 검증되었다. 구현된 프리페치 유닛은 명령어 흐름에 분기가 존재하더라도 단일 사이클 안에 4개까지의 명령어들을 정확한 예측 하에 다음 파이프라인으로 보내줄 수 있다. 또한 NTA를 사용한 방법은 같은 수의 레지스터 비트를 사용하였을 때 BTB(Branch Target Buffer)를 사용하는 방법과 비교하여 2배정도 많은 개수의 분기 명령 주소를 저장할 수 있는 장점이 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.128-133
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• 2006

NAND 플래시 메모리는 작고, 가볍고, 저 전력이라는 장점 U문에 휴대폰, MP3, PDA 등 이동 컴퓨팅 장치의 저장소로 많이 사용되고 있다. B+트리는 저장소에 있는 데이터를 효율적으로 접근하기 위한 색인 구조이다. 그러나 NAND 플래시 메모리의 다양한 특징들로 인해 기존의 디스크 기반의 B+트리를 플래시 메모리에 그대로 적용하는데 여러 단점들이 존재한다. 본 논문에서는 NAND 플래시 메모리 상에서 B+트리를 효과적으로 구축하기 위한 B+트리 색인 버퍼 관리 기법을 제안한다.

• Proceedings of the KIEE Conference
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• 2003.11b
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• pp.83-86
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• 2003

This paper is the research and development including the system design and the prototype system building of the wide-band digital autocorrelation spectrometer system for radio astronomy observation, which will be used as back-end signal processing unit of the Dual channel SIS receiver at Taeduk Radio Astronomy Observatory. So in this paper. we performed development of the high speed digitizing sampler, the circular memory buffer, and the correlator module for the 400MHz wide-band digital autocorrelator.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06c
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• pp.92-97
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• 2007

차세대 저장매체로 떠오르고 있는 플래시 메모리는 가벼운 무게, 작은 부피 그리고 온도 및및 충격에 강한 내구성, 적은 전력소모, 빠른 자료 접근성 등의 특징을 가지고 있어 MP3 플레이어, 디지털 카메라, PDA, 핸드폰등과 같은 휴대용 전자기기에 저장장치로 사용되고 있다. 하지만 플래시 메모리가 가지는 하드웨어적 특성 때문에 디스크 기반의 저장장치와는 다른 접근 기법이 필요하다. 특히 B+트리가 구축될 때 레코드의 삽입, 삭제연산 및 노드 분할 연산은 많은 중첩쓰기 연산을 발생하기 때문에 플래시 메모리의 성능을 심각하게 저하시킨다. 본 논문에서는 B+트리의 연산이 수행되는 과정에서 플래시 메모리로 예약버퍼의 색인단위를 반출해야 할 때, 이를 효과적으로 처리 할 수 있는 방법을 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06a
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• pp.329-330
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• 2008

• Proceedings of the Korean Information Science Society Conference
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• 2011.06a
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• pp.555-558
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• 2011

하드웨어의 발전으로 인하여 한 머신에 장착되는 물리 메모리의 크기가 점차로 커지고 있으며, 가상화 기술과 같은 서버 통합 워크로드가 일반화됨에 따라 개별 응용프로그램의 working set size 또한 증가하고 있다. 하지만 가상주소에 대한 물리주소 변환의 cache인 TLB(Translation Look-aside Buffer)의 커버리지는 물리 메모리 크기가 커짐에 따라 점차 줄어들어 TLB miss가 발생하여 메모리 접근이 느려질 가능성이 더욱 높아지고 있다. 본 논문에서는 계층적 비트맵을 사용하는 TLB 표현 방법을 이용하여 TLB 커버리지를 높이는 하드웨어적인 기법을 제안하고, 이에 적합한 운영체제 기법을 제안한다.

• Journal of the Korean Society of Systems Engineering
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• v.11 no.1
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• pp.67-72
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• 2015

It has been tested for SW reliability in order to prevent the SW error during the development of weapons systems. According to a recent report, defects such as memory leak, buffer overflow, and null deference occur usually in the development stage, but also in the mass production stage. Although it is intended to enhance the SW test and evaluation to prevent SW failures in the development stage, the non-functional problems like syntax errors are not completely revised due to the limitation of the schedule and costs. In addition, SW failure rate are usually fluctuated by the operational environment through SW upgrade in contrast with HW. In this paper, we propose a method to increase SW reliability in the mass production stage of Korean weapon systems.

• Proceedings of the KIEE Conference
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• 1987.07b
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• pp.1488-1491
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• 1987

This paper describes 16-point FFT processor using systolic array and its implementation into VLSI. Designed FFT processor executes FFT/IFFT arithmetic under mode control and consists of cell array, array controller and input/output buffer memory. For design for testibility, we added built-in self test circuit into designed FFT processor. To verify designed 16-point FFT processor, logic simulation was performed by YSLOG on MICRO-VAXII. From the simulation results, it is estimated that the proposed FFT processor can perform 16-point FFT in about 4400[ns].

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.5
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• pp.775-783
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• 1990

In this paper we implemented the fast thinning unit by modifying the pipeline architecture which was proposed by Stanley R. Sternberg. The unit is useful in preprocessing such as image representation and pattern recognition etc. This unit is composed of interface part, local memory part, address generation part, thinning processing part and control part. In thinning processing part, we shortened the thinning part which performed by means of look up table using window mapping table. Thus we improved the weakness of SAP, in which the number of delay pipeline and window pipeline are equal to image column size. Two independent memorys using tri-state buffer enable the two direction flow of address generated by address generation part. This unit avoids the complexity of architecture and has flexibility of image size by means of simple modification of logic bits.