• 전자공학회논문지S
• /
• 제35S권1호
• /
• pp.105-113
• /
• 1998

A new image processor is implemented for high-speed digital copiers and facsimiles. The imgage processor performs CCD and CIS interface, pre-processing, enlargement andreduction of gray level image, and various halftoning algorithms. Implemented halftoning algorithms are simple thresholding, fuzzy based mixed mode thresholding, dithering, and edge enhanced error diffusion. The result of binarization is transferred to a printer with serial or paralel output ports. Line by line pipelined data prodessing architecture is employed with time sharing access of the external memory. In receiving mode, it converts the resolution of received binary image for compatibility with conventional facsimile. In copy mode, a line of A3 paper with 400 dpi is processed with in 2.5 ms. The prototype of image processor was implemented usig Laser Programmable Gate Array (LPGA) with 0.8.mu.m technology.

• 정보저장시스템학회:학술대회논문집
• /
• 정보저장시스템학회 2005년도 추계학술대회 논문집
• /
• pp.83-87
• /
• 2005

Data storage related with writing and retrieving requires high storage capacity, fast transfer rate and less access time in. Today any data storage system can not satisfy these conditions, but holographic data storage system can perform faster data transfer rate because it is a page oriented memory system using volume hologram in writing and retrieving data. System architecture without mechanical actuating pare is possible, so fast data transfer rate and high storage capacity about 1Tb/cm3 can be realized. In this paper, to correct errors of binary data stored in holographic digital data storage system, find cluster centers using clustering algorithm and reduce intensities of pixels around centers. We archive the procedure by two algorithms of C-mean and subtractive clustering, and compare the results of the two algorithms. By using proper clustering algorithm, the intensity profile of data page will be uniform and the better data storage system can be realized.

• 대한전자공학회논문지TC
• /
• 제40권11호
• /
• pp.51-62
• /
• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

• 한국통신학회논문지
• /
• 제33권4A호
• /
• pp.473-478
• /
• 2008

5.9 GHz WAVE(Wireless Access for the Vehicular Environment)는 노변-차량, 차량-차량 통신을 통하여 공공안전과 개인통신을 지원하기 위한 중단거리 무선통신 방식이다. WAVE 물리계층의 핵심기술은 시간동기오류에 민감한 OFDM 방식이며 통신링크상의 지연을 최소화하여 고속의 차량통신 환경을 제공하는 것이 매우 중요하다. 본 논문에서는 오류에 강인하고 복잡도가 낮고 지연시간이 적은 WAVE 시스템 응용을 위한 시간동기 알고리즘과 하드웨어 구조를 제안한다. 제안된 알고리즘은 기존의 알고리즘에 비교하여 연산의 복잡도와 지연시간이 감소되며 하드웨어 구조는 파이프라인 구조와 고속 동작에 영향을 줄 수 있는 RAM이 필요하지 않다는 장점이 있다. Matlab과 FPGA를 이용한 하드웨어 구현을 통한 동기화 오차율(SER) 실험결과, 제안된 알고리즘이 고속 이동환경에 대해 강인하고 효율적이라는 확인하였다.

• 전자공학회논문지
• /
• 제50권3호
• /
• pp.59-67
• /
• 2013

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 제안된 RS 코드의 리스트 디코딩 알고리즘은 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도가 매우 큰 Interpolation 단계를 포함하며 효율적인 하드웨어 설계가 필요하다. 본 논문에서는 연판정 RS 리스트 디코딩 알고리즘을 위한 효율적인 저복잡도 Interpolation 구조를 제안한다. 제안된 구조는 후보다항식의 Y 차수에 대해서는 병렬로 처리하며 X 차수에 대해서는 직렬로 처리한다. 후보다항식의 처리순서는 계수의 메모리사용의 효율성을 높이기 위하여 적응적으로 결정한다. 따라서 내부 저장공간이 최소화되며 메모리 구조와 접근이 단순해진다. 또한 제안된 구조는 각 모듈의 레이턴시가 유사하고 모듈간 스케쥴링을 최대한 중첩함으로써 높은 하드웨어 효율을 보여준다. 예제로써 (255, 239) RS 리스트 디코더를 설계하였으며 동부하이텍 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성하여 검증되었고 결과 최대 동작 주파수는 200MHz이고 게이트 수는 25.1K이다.

• 대한전자공학회논문지SD
• /
• 제40권11호
• /
• pp.29-36
• /
• 2003

이 논문에서는, 2D-DCT, 양자화, AC/DC 예측블록, 스캔 변화, 역 양자화, 2D-IDCT로 이루어진 DCTQ 모듈의 효율적인 구조를 제안한다. 이 모듈은 1064 cycle 안에 매크로블록을 처리할 수 있도록 설계하였으며, MPEG-4 Video codec에서 30frame 의 CIF 영상에 대하여 동시에 encoder와 decoder를 처리할 수 있다. 단지 하나의 1D-DCT와 IDCT core 가 2-D DCT/IDCT 대신에 사용되며, 1 bit serial 분산산술방식을 이용하여 1-D DCT/IDCT를 구현하였다. 또한 파워소모를 줄이기 위해 움직임 예측에서 얻을 수 있는 SAE 값을 이용한 DCT와 양자화 모듈을 동작을 시키지 않는 방식을 제안하였다. 그리고 AC/DC 예측방법을 위한 메모리를 줄일 수 있도록 AC/DC 예측블록을 위한 메모리 구조 및 접근방법을 제안하였다. 그 결과, 하드웨어의 재 사용성이 놀아지고 파워소모가 작아짐을 알 수 있었다. 제안된 설계는 27㎒로 돌아가며, 실험결과 DCT와 IDCT 는 IEEE 기준을 만족함을 알 수 있었다.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2006년도 춘계학술대회 논문집
• /
• pp.417-418
• /
• 2006

CATIA V5 is one of the most preferred softwares in product design for domestic and industrial use. But with the development of the IT industry, design data by CATIA V5 can easily be hacked and stolen especially via the internet and through assistance storage medium. The design data could be protected through executive, physical and technical security system. The best way to maintain confidentiality of data from unauthorized access is to have a cryptosystem of the technical security. In this paper, a cryptosystem for the protection of design data was being proposed. The memory contains the file information made by the New and Open function of CATIA V5. No error can be expected even if the file changed before of after the application of Save and Open function, A cryptosystem was constructed in CATIA V5 by inserting crypto algorithm before and after the I/O process. The encryption/decryption algorithm of each function was based on the complex cipher, which applied permutation cipher and transpose cipher. The file security system was programmed in CAA V5 and Visual C++.

• 한국정밀공학회지
• /
• 제24권5호
• /
• pp.77-81
• /
• 2007

CATIA V5 is one of the most preferred softwares in product design for domestic and industrial use. But with the development of the IT industry, design data by CATIA V5 can easily be hacked and stolen especially via the internet and through assistance storage medium. The design data could be protected through executive, physical and technical security system. the best way to maintain confidentiality of data from unauthorized access is to have a cryptosystem of the technical security. In this paper, a cryptosystem for the protection of design data was being proposed. The memory contains the file information made by the New and Open function of CATIA V5. No error can be expected even if the file changed before of after the application of Save and Open function. A cryptosystem was constructed in CATIA V5 by inserting crypto algorithm before and after the I/O process. The encryption/decryption algorithm of each function was based on the complex cipher, which applied permutation cipher and transpose cipher. The file security system was programmed in CAA V5 and Visual C++.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제11권1호
• /
• pp.92-99
• /
• 2005

본 논문에서는 SystemC를 이용하여 네트웍 SOC에 적용이 가능한 상위 계층 설계 방법을 제안한다. 본 방식은 실제 양산되고 있는 네트웍 SOC를 기준 플랫폼으로 하여 NAT 라우터에서 보다 높은 변환율을 얻기 위한 최적의 하드웨어 계수 결정을 목표로 한다. 네트웍 SOC에 내장된 고속 이더넷 MAC, 전용 I)MA, 시스템 모듈들은 트랜잭션 레벨에서 SystemC를 이용하여 모델링되었다. 고속 이더넷 제어기 모델은 실제 Verilog RTL의 동작을 사이클 단위로 측정한 결과를 토대로 동작이 세부 조정되었다. SystemC 환경의 NAT 변환율은 기준 플랫폼 검증 보드상의 측정 결과와 비교하여 $\pm$10% 이내의 오차를 보였고, RTL 시뮬레이션보다 100배 이상의 속도 이득을 보였다. 본 모델은 NAT 라우터에서 성능 저하의 원인을 찾는 SOC 구조 탐색을 위해 사용될 수 있다.

• 한국통신학회논문지
• /
• 제28권6A호
• /
• pp.341-350
• /
• 2003

본 논문에서는 시공간 블록 부호 송신 다이버시티 기법(STBC-TD)이 적용된 WCDMA 하향 링크에서 이동 평균(Moving Average) 필터 구조의 채널 추정기에 대해 성능 평가를 하였다. 또한 FIR(Finite Impulse Response) 필터 구조의 채널 추정기에서 발생하는 메모리 요구 문제와 채널 추정 지연 시간 문제를 해결하기 위해 IIR(Infinite Impulse Response) 필터 구조를 제시하고 이에 대한 성능 평가 및 비교를 하였다. 컴퓨터 모의 실험 결과 일반적으로 STBC-TD 기법이 적용된 경우 두 구조 모두 이동국의 속도가 저속일 때 상당한 성능 개선이 발생하였다. 이동평균 필터 구조의 채널 추정기는 STBC-TD 기법을 적용함으로써 성능 개선과 함께 필터의 최적 탭 수가 감소되고 이로 인해 채널 추정 지연 시간과 수신단의 복잡도를 줄일 수 있었다. 또한 IIR 필터 구조의 채널 추정기는 이동평균 필터 구조에 비해 메모리 요구 문제와 추정 지연 시간 문제가 작은 장점을 가지지만 IIR 필터 내부의 계수는 이동국의 속도 변화에 매우 민감하며 따라서 최적의 IIR 필터 계수 설정이 중요한 고려 사항이다.