• Journal of information and communication convergence engineering
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• 제4권2호
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• pp.75-78
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• 2006

This work presents a low complexity maximum-likelihood decoder for signal detection in VBLAST-STBC system, which employs non-square O-STBC code rate 3/4. Stacking received symbols from different symbol duration and applying QR decomposition result in the special format of upper triangular matrix R so that the proposed decoder is able to provide not only ML-like BER performance but also very low computational load. The low computational load and ML-like BER performance properties of the proposed decoder are verified by computer simulations.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.107-110
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• 2006

This work presents a low complexity maximum-likelihood decoder for signal detection in VBLAST-STBC system, which employs non-square O-STBC code rate 3/4. By stacking received symbols from different received symbolduration and applying QR decomposition resulting the special format of upper triangular matrix R, the proposed decoder is able to provide not only ML-like BER performance but also very low computational load. The low computational load and ML-like BER performance properties of the proposed decoder are verified by computer simulations.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.15-22
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• 2006

본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.

• 스마트미디어저널
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• 제2권2호
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• pp.39-43
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• 2013

본 논문은 오류정정부호의 하나인 LDPC 패리티검사 행렬을 생성 하는 방법에 관한 논문으로 또 다른 오류정정부호의 하나인 길쌈부호를 이용하여 LDPC 패리티검사 행렬을 생성하면 터보부호처럼 LDPC 부호에서도 다양한 부호율을 쉽게 얻을 수 있다는 장점을 가진다. 또한 복호기에서 LDPC에서의 복호방식 뿐 아니라 길쌈부호의 복호방식인 비터비알고리즘도 적용할 수 있는 장점을 가진다. 또한 보통의 오류정정부호의 경우 프레임크기가 커야 오류정정성능이 안정적으로 나오는데, 새로 제시하는 방식을 통해 프레임크기가 작은 부호의 경우에도 성능열화를 어느 정도 막을 수 있다.

• ETRI Journal
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• 제45권2호
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• pp.277-290
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• 2023

This paper proposes a method that can reduce the complexity of a system matrix by analyzing the characteristics of a pseudoinverse matrix to receive a binomial frequency division multiplexing (BFDM) signal and decode it using the least squares (LS) method. The system matrix of BFDM can be expressed as a band matrix, and as this matrix contains many zeros, its amount of calculation when generating a transmission signal is quite small. The LS solution can be obtained by multiplying the received signal by the pseudoinverse matrix of the system matrix. The singular value decomposition of the system matrix indicates that the pseudoinverse matrix is a band matrix. The signal-to-interference ratio is obtained from their eigenvalues. Meanwhile, entries that do not contribute to signal generation are erased to enhance calculation efficiency. We decode the received signal using the pseudoinverse matrix and the removed pseudoinverse matrix to obtain the bit error rate performance and to analyze the difference.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.8-14
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• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.771-774
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• 2010

본 논문에서는 WiMAX용 LDPC(Low-Density Parity Check) 복호기의 비트오율 성능 분석을 통해 최적 설계 사양을 도출하였다. LLR SPA(LLR Sum-Product Algorithm)을 근사화 시킨 최소합 알고리듬(Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 LLR 비트 폭과 최대 반복 복호 횟수에 따른 비트오율(Bit Error Rate; BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.16e 표준에 제안된 블록길이 2304, 부호화율 1/2인 PCM(Parity Check Matrix)을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. 비트오율 성능을 분석한 결과, LLR 비트 폭은 (8,6)이고 반복 복호 횟수는 7인 경우에 비트오율 성능이 가장 우수함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.240-245
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• 2006

Viterbi decoder is composed of BMU(Branch metric Unit), ACSU(Add Compare Select Unit), and SMU(Survivor path Memory Unit). For high speed viterbi decoders, ACSU is the main bottleneck due to the compare-select and feedback operation. Thus, many studies have been advanced to solve the problem. For example, M-step look ahead technique and Minimized method are typical high speed algorithms. In this paper, we designed a bit-level ACSU(K=3, R=1/2, 4bit soft decision) based on those algorithms and switched the matrix product order in the backward direction of Minimized method so as to apply Code-Optimized-Array in order to reduce the area complexity. For experimentation, we synthesized our design by using SYNOPSYS Design compiler, with TSMC 0.18 um library, and verified the timing by using CADENCE verilog-XL.

• ETRI Journal
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• 제36권4호
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• pp.682-685
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• 2014

In this letter, we propose an efficient near-optimal detection scheme (that makes use of a generalized sphere decoder (GSD)) for blind multi-user multiple-input multiple-output (MU-MIMO) systems. In practical MU-MIMO systems, a receiver suffers from interference because the precoding matrix, the result of the precoding technique used, is quantized with limited feedback and is thus imperfect. The proposed scheme can achieve near-optimal performance with low complexity by using a GSD to detect several additional interference signals. In addition, the proposed scheme is suitable for use in blind systems.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.50-57
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• 2006

Low-density parity check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있고 유럽의 고화질 위성방송 규격으로 채택되었다. 그러나 기존의 연구들이 제안한 parity check matrix (H-matrix)는 실제로 하드웨어로 구현함에 있어서 인코더 혹은 디코더에 제약을 가지고 있다. 이러한 문제점을 해결하고자 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어로 구현이 가능한 hybrid H-matrix 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 하드웨어로 구현시 partly parallel 방식이 가지는 디코더의 복잡도가 감소되는 장점을 유지하면서 인코더 또한 semi-random 방식을 사용하여 복잡도가 감소된다. 제안한 구조를 사용하여 LDPC 인코더와 디코더를 설계하고 합성하여 기존의 결과와 비교하였다.