• Proceedings of the KIEE Conference
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• 2009.04b
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• pp.143-145
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• 2009

본 논문에서는 AC-AC 직접 변환 방식인 매트릭스 컨버터의 진압 변조 방법 중 하나인 $V_{max}-V_{mid}$ PWM 변조 방법을 간략화한 Simple $V_{max}-V_{mid}$ 전압 변조 방법에 대해 소개한다. $V_{max}-V_{mid}$ 전압 변조 방법은 실행 전에 입력전압 위상각$(\theta_E)$을 판별하는 PLL(Phase Looked Loop)과정을 거친 후, 얻은 위상 정보를 사용하석 게이트 신호를 만들어 낸다. 하지만 PLL의 사용이 연산 시간의 딜레이를 발생시키고, 처리과정을 복잡하게 만드는 단점으로, PLL과정을 생략하여 입력 전압의 크기 정보만으로 섹터를 판별하고 게이트 신호를 발생시켜 스위치를 조작하는 변조 방범을 사용하였다. 이로 인해 연산시간의 단축과 처리 과정의 축소 등의 이점을 취하고, 이를 시뮬레이션으로 검증한다.

• Proceedings of the KIPE Conference
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• 2008.10a
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• pp.224-226
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• 2008

본 논문에서는 매트릭스 컨버터로 구동되는 유도전동기의 속도제어 성능을 향상시키기 위한 적응제어 기법을 제안한다. 유도 전동기는 비선형적 마찰력 등으로 인한 비선형적 특성을 가진다. 이러한 비선형적 특성으로 인해 야기되는 왜곡을 보상하고 속도제어 성능을 개선하기 위해 슬라이딩 모드 제어 기법을 적용한다. 슬라이딩 모드에서 발생하는 채터링 현상과 모델링되지 않은 유도 전동기의 불확실성에 의한 제어 성능 저하를 개선하기 위해, 불확실성 추정을 위한 퍼지 기반 불확실성 추정기를 적용한다. 시뮬레이션을 통해 제안한 제어기법의 타당성을 검증한다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.112-113
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• 2014

본 논문에서는 3 상 입력 매트릭스 컨버터에서 한 레그를 추가하여 다출력 기능을 갖는 시스템을 제안한다. 본 시스템은 기존의 매트릭스 컨버터에서 스위치의 개수를 줄인 베리 스파스 (Very Sparse) 매트릭스 컨버터 토폴로지에서 인버터단에 스위치 두 개를 추가하여 3 상과 단상의 두 출력을 갖도록 한다. 두 개의 출력은 독립적으로 제어가 가능하며 하나의 시스템으로 두 개의 출력을 낼 수 있어 소형화가 가능하다. 제안한 토폴로지와 이에 대한 제어 기법은 시뮬레이션을 통해 검증한다.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.499-500
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• 2015

본 논문에서는 역방향의 전력 흐름을 갖는 간접형 매트릭스 컨버터로 구동되는 유도 전동기의 제어 방법을 제안한다. 매트릭스 컨버터는 직류단에 에너지 저장 소자가 없는 AC/AC 전력 변환 장치로, 부피가 작고 가벼우며 내구성이 높다. 입력 전압의 최대 0.866배의 낮은 전압 전달율을 갖는 단점을 극복하기 위하여 기존의 입력, 출력의 방향을 반대로 구성하여 전압전달율을 높이는 방법을 제안한다. 제안한 구조는 추가적인 소자 또는 회로 없이 승압 동작이 가능하다. 시뮬레이션을 통해 제안하는 기법의 타당성을 검증한다.

• Proceedings of the KIPE Conference
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• 2010.11a
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• pp.181-182
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• 2010

매트릭스 컨버터는 출력 한 상에 대하여, 입력 3상이 교대로 연결되는 형태이다. 현재 사용하고 있는 개선된 벤츄리니 방법은 시비율과 캐리어를 사용하여 기존의 벤츄리니 구현 방법을 단순화 시켰지만 효율 측면에서만 본다면 불필요한 스위칭을 하고 있는 비효율적인 스위칭을 하고 있다. 이 논문에서는 기존 스위칭 패턴을 개선하여 스위칭 손실을 줄이고 효율을 개선하는 스위칭에 대해 제안해 본다. 기존의 비대칭 스위칭 패턴을 대칭된 스위칭 패턴으로 변화하여 특정한 섹터에서 추가적으로 발생되는 손실을 줄이고 해석적 손실의 정확도를 높일 수 있다. 제안된 방법에 대한 타당성을 입증하기 위해 실험을 수행하였다.

• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.193-194
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• 2018

본 논문은 $6kW/L(98W/in^3)$의 전력밀도를 갖는 xEV LDC를 위한 절연형 DC-DC컨버터의 설계 방법을 제안한다. 부피를 가장 많이 차지하는 수동소자의 부피를 줄이기 위해 GaN소자를 적용하여 스위칭 주파수를 700kHz를 적용하였다. 또한 자속 상쇄 개념이 적용된 매트릭스 평면 변압기를 적용하여 변압기의 부피를 크게 줄일 수 있었다. 본 논문에서는 후보 토폴로지들의 비교를 통해 고 전력 밀도에 가장 적합한 토폴로지를 선정하였으며, 자속상쇄 개념 기반의 매트릭스 평면 변압기를 설계방법을 제안하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• v.13 no.9
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• pp.4645-4664
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• 2019

It is significant to construct deterministic measurement matrices with easy hardware implementation, good sensing performance and good cryptographic property for practical compressed sensing (CS) applications. In this paper, a deterministic construction method of bipolar chaotic measurement matrices is presented based on binary sequence family (BSF) and Chebyshev chaotic sequence. The column vectors of these matrices are the sequences of BSF, where 1 is substituted with -1 and 0 is with 1. The proposed matrices, which exploit the pseudo-randomness of Chebyshev sequence, are sensitive to the initial state. The performance of proposed matrices is analyzed from the perspective of coherence. Theoretical analysis and simulation experiments show that the proposed matrices have limited influence on the recovery accuracy in different initial states and they outperform their Gaussian and Bernoulli counterparts in recovery accuracy. The proposed matrices can make the hardware implement easy by means of linear feedback shift register (LFSR) structures and numeric converter, which is conducive to practical CS.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.4
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• pp.1-9
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• 2009

In this paper, a small area 12-bit 300MSPS CMOS Digital-to-Analog Converter(DAC) is proposed for display systems. The architecture of the DAC is based on a current steering 6+6 segmented type, which reduces non-linearity error and other secondary effects. In order to improve the linearity and glitch noise, an analog current cell using monitoring bias circuit is designed. For the purpose of reducing chip area and power dissipation, furthermore, a noble self-clocked switching logic is proposed. To verify the performance, it is fabricated with $0.13{\mu}m$ thick-gate 1-poly 6-metal N-well Samsung CMOS technology. The effective chip area is $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$) with 100mW power consumption. The measured INL (Integrated Non Linearity) and DNL (Differential Non Linearity) are within ${\pm}3LSB$ and ${\pm}1LSB$, respectively. The measured SFDR is about 70dB, when the input frequency is 15MHz at 300MHz clock frequency.

• The Transactions of the Korea Information Processing Society
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• v.1 no.4
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• pp.469-478
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• 1994

In this paper, a high speed, high resolution information processing digital- analog converter was designed for high definition color graphic, digital image signal processing, HDTV. For high speed operation, matrix type current cell array, latch which is not use pipelined, and two dimensional structure decoder using transmission gate were designed. It is adopted to fast-conversion, low-power implementation and exhibited high performance at linearity and accuracy. To reduce silicon area and to maintain resolution, current cell array composed of weighted and non-weighted current cells. In this paper, deglitching current cell design for high accuracy, new switching algorithm assert to reduce switching error. It's This circuit dissipates 130W with a 5-V power supply, and operate above 100MHz with 10 bit resolution.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.11
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• pp.83-94
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• 2003

In this paper. a highly linear and low glitch CMOS current mode digital-to-analog converter (DAC) by self calibration bias circuit is proposed. The architecture of the DAC is based on a current steering 6＋4 segmented type and new switching scheme for the current cell matrix, which reduced non-linearity error and graded error. In order to achieve a high performance DAC . novel current cell with a low spurious deglitching circuit and a new inverse thermometer decoder are proposed. The prototype DAC was implemented in a 0.35${\mu}{\textrm}{m}$ n-well CMOS technology. Experimental result show that SFDR is 60 ㏈ when sampling frequency is 32MHz and DAC output frequency is 7.92MHz. The DAC dissipates 46 mW at a 3.3 Volt single power supply and occupies a chip area of 1350${\mu}{\textrm}{m}$ ${\times}$750${\mu}{\textrm}{m}$.