• 대한전자공학회논문지SD
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• 제37권4호
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• pp.71-79
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• 2000

기존의 March 알고리즘으로는 내장된 메모리의 CMOS ADOFs(Address Decoder Open Faults)를 점검할 수 없다. 번지 생성 순서 및 데이터 생성을 달리 할 수 있다는 자유도(DOF: Degree of Freedom)에 근거한 수정된 March 알고리즘이 제안되었다. 본 논문에서는 번지생성기로 완전 CA(Cellular Automata)를, 데이터 생성기로 Rl-LFSRs(Randomly Inversed LFSRs)을 사용하여 수정된 March 알고리즘을 개선하였다. 본 알고리즘은 기존의 March 알고리즘에서 점검할 수 있었던 SAF, ADF, CF, TF, 및 CMOS ADOF의 완점점검은 물론, NPSFs(Neighborhood Pattern Sensitive Faults)도 추가로 점검할 수 있으며, 알고리즘의 복잡도는 O(n)을 유지한다.

• 한국통신학회논문지
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• 제22권7호
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• pp.1394-1402
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• 1997

In this work, an efficient test algorithm and BIST architeture a for embedded memories are presented. The proposed test algorithm can fully detect stuck-at fault, transition fault, coupling fault. Moreover, the proposed test algorithm can detect nighborhood pattern sensitive fault which could not be detected in previous march test algoarithms. The proposed test algorithm perposed test algorithm performs testing for neghborhood pattern sensitive fault using backgroung data which has been used word-oriented memory testing.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.44-52
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• 2002

반도체 기술의 발달로 인하여 메모리가 고집적화 됨에 따라 테스트의 복잡도와 시간도 같이 늘어나게 되었다. 실제로 널리 쓰이는 메모리 테스트 방법인 March 알고리듬은 DRAM에서 발생되는 고장을 검출하기 위해 고안된 것이다. 그러나 DRAM의 집적도가 증가함으로 반드시 고려해야 하는 이웃 패턴 감응 고장을 기존의 March 알고리듬으로는 테스트할 수 없고 DRAM의 이웃 패턴 감응 고장을 테스트하기 위한 기존 알고리듬들은 메모리 셀의 개수를 n이라고 할 때 $O(N^2)$의 복잡도를 갖기 때문에 테스트 시간을 많이 소요하게 된다. 본 논문에서는 메모리 테스트에 많이 쓰이는 March 알고리듬을 확장하여 메모리의 이웃 패턴 감응 고장 검출율을 효과적으로 높일 수 있는 알고리듬을 제안하였다.

• 전자공학회논문지A
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• 제29A권8호
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• pp.99-109
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• 1992

First, the coupling faults of semiconductor memory are classified in detail. The chained coupling fault is introduced and defined, which results from sequential influencing of the coupling effects among memory cells, and its mapping relation is described. The linked coupling fault and its order are defined. Second, the deterministic “Algorithm GA” is proposed, which detects stuack-at faults, transition faults, address decoder faults, unlinked 2-coupling faults, and unlinked chained coupling faults. The time complexity and the fault coverage are improved in this algorithm. Third, it is proved that the march test of an address sequence can detect 97.796% of the linked 2-coupling faults with order 2. The deterministic “Algorithm NA” proposed can detect to the limit. The time complexity and the fault coverage are improved in this algorithm.

• 전자공학회논문지A
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• 제30A권9호
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• pp.59-70
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• 1993

An efficient test method based on march test is presented to cover line leakage failures associated with bit and word lines or mega bit DRAM chips. A modified column march (Y-march) pattern is derived to improve fault coverage against the data retention failure. Time delay concept is introduced to develop a new column march test algorithm detecting various data retention failures. A built-in test circuit based on the column march pattern is designed and verified using logic simulation, confirming correct test operations.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권1호
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• pp.99-107
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• 2001

본 논문에서는 내장 메모리 테스트를 위해 메모리 테스트 알고리즘인 10N March 테스트 알고리즘을 회로로 구현하였으며, 구현된 내장 메모리 BIST 회로를 제어하기 위해 IEEE 1149.1 표준안을 회로로 구현하였다. 구현된 내장 메모리 테스트 회로는 워드 단위의 메모리를 위한 변경 데이터를 이용함으로써 워드 단위 메모리의 고착 고장, 천이 고장, 결합 고장을 완전히 검출할 수 있다. 구현된 회로는 Verilog-HIDL을 이용하여 구현하였으며, Synopsys에서 합성하였다. 합성된 메모리 테스트 회로와 IEEE 1149.1 회로의 검증은 메모리 컴파일러에 의해 생성된 메모리 셀과 VerilogXL을 이용하여 수행하였다.

• 전자공학회논문지C
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• 제35C권8호
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• pp.10-22
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• 1998

To handle the density increase of SRAMs, a new parallel testing methodology based on built-in self test (BIST) is developed, which allows to access multiple cells simultaneously. The main idea is that a march algorithm is dperformed concurently in each baisc marching block hwich makes up whole memory cell array. The new parallel access method is very efficient in speed and reuqires a very thny hardware overhead for BIST circuitry. Results show that the fault coverage of the applied march algorithm can be achieved with a lower complexity order. This new paralle testing algorithm tests an .root.n *.root.n SRAM which consists of .root.k * .root.k basic marching blocks in O(5*.root.k*(.root.k+.root.k)) test sequence.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.72-79
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• 2003

회로의 설계기술, 공정기술의 발달로 회로의 복잡도가 증가하고 있으며 대용량 메모리의 수요도 급격하게 증가하고 있다. 이렇듯 메모리의 용량이 커질수록 테스트는 더더욱 어려워지고, 테스트에 소요되는 비용도 점차 증가하여 테스트가 칩 전체에서 차지하는 비중이 커지고 있다. 따라서 짧은 시간에 수율을 향상시킬 수 있는 효율적인 테스트 알고리즘에 대한 연구자 중요하게 여겨지고 있다. 본 논문에서는 단일 포트 메모리의 고장을 검출하는데 가장 보편적으르 사용되는 March C-알고리듬을 바탕으로 하여 이를 보완하고, 추가되는 테스트 길이 없이 단일 포트 메모리뿐만 아니라 이종 포트 메모리에서 발생할 수 있는 모든 종류의 고장이 고려되어 이종 포트 메모리에서도 적용 가능한 효과적인 테스트 알고리듬을 제안한다.

• 전자공학회논문지
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• 제50권2호
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• pp.114-121
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• 2013

Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 비약적으로 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 메모리에 대한 테스트 중요성이 증가하고 있다. 본 논문은 다양한 테스트 알고리즘을 지원하는 IEEE 1500 래퍼 기반의 프로그램 가능한 메모리 내장 자체 테스트(PMBIST) 구조를 제안한다. 제안하는 PMBIST는 March 알고리즘 및 Walking, Galloping과 같은 non-March 알고리즘을 지원하여 높은 flexibility, programmability 및 고장 검출률을 보장한다. PMBIST는 최적화된 프로그램 명령어와 작은 프로그램 메모리에 의해 최적의 하드웨어 오버헤드를 가진다. 또한 제안된 고장 정보 처리 기술은 수리와 고장 진단을 위해 2개의 진단 방법을 효과적으로 지원하여 메모리의 수율 향상을 보장한다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.50-59
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• 2000

본 논문에서는 고집적 SRAM의 다양한 고장을 검출하기 위하여 동적 전원 공급 전류를 관찰하는 방법을 이용하였다. 다양한 고장을 가정하여 고장이 없는 경우와 고장이 발생한 경우 transition write시의 Iddt 펄스의 크기가 크게 다른 것을 이용하여 쓰기 동작만으로 구성된 메모리 테스트 알고리듬을 개발하였다. 새로운 알고리듬은 기존의 March B 알고리듬에 비해서 7/17의 짧은 길이를 가지고도 더 많은 잠재적인 고장을 검출할 수 있다.