• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.416-419
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• 2015

In this paper, we propose an effective design of transform hardware for real-time HEVC(High Efficiency Video Coding) encoder. HEVC encoder determines the transform mode($4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$) by comparing RDCost. RDCost require a significant amount of computation and time because it is determined by bit-rate and distortion which is computated via transform, quantization, dequantization, and inverse transform. This paper therefore proposes a new method for transform mode determination using sum of transform coefficient. Also, proposed hardware architecture is implemented with multiplexer, recursive adder/subtracter, and shifter only to derive reduction of the computation. Proposed method for transform mode determination results in an increase of 0.096 in BD-PSNR, 0.057 in BD-Bitrate, and decrease of 9.3% in encoding time by comparing HM 10.0. The hardware which is proposed is implemented by 256K logic gates in TSMC 130nm process. Its maximum operation frequency is 200MHz. At 140MHz, the proposed hardware can support 4K Ultra HD video encoding at 60fps in real time.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.295-298
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• 2014

In this paper, an efficient design of HEVC Adaptive Loop Filter(ALF) for filter coefficients estimation is proposed. The ALF performs Cholesky decomposition of $10{\times}10$ matrix iteratively to estimate filter coefficients. The Cholesky decomposition of the ALF consists of root and division operation which is difficult to implement in a hardware design because it needs to many computation rate and processing time due to floating-point unit operation of large values of the Maximum 30bit in a LCU($64{\times}64$). The proposed hardware architecture is implemented by designing a root operation based on Cholesky decomposition by using multiplexer, subtracter and comparator. In addition, The proposed hardware architecture of efficient and low computation rate is implemented by designing a pipeline architecture using characteristic operation steps of Cholesky decomposition. An implemented hardware is designed using Xilinx ISE 14.3 Vertex-6 XC6VCX240T FPGA device and can support a frame rate of 40 4K Ultra HD($4096{\times}2160$) frames per second at maximum operation frequency 150MHz.

• Journal of Animal Science and Technology
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• v.45 no.6
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• pp.1089-1096
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• 2003

We investigated postpartum behaviors of sows and their litters. The aim of this study was to determine the behavioral recovery of sows and the behavioral development of their piglets postpartum. Five multiparous sows(Landrace${\times}$Yorkshire) and their litters were studied over a period of 5 days postpartum. The litter size varied from 8 to 13 with a mean of 11.2 piglets. The behaviors of sows and their piglets were recorded using five CCD cameras, a multiplexer and a time lapsed VCR. The videotapes were scanned every 2 min to obtain an instantaneous behavioral sample. In the behaviors of sows, ‘Lying ventrally’ increased from 1 h postpartum to 26 h postpartum, then decreased gradually, and stabilized after 80 h postpartum. ‘Lying laterally’ decreased from 1 h postpartum to 26 h postpartum and stabilized after 80 h postpartum. ‘Standing, drinking and feeding’ increased from 1 h postpartum to 23 h postpartum, then decreased gradually, and increased again from 60 h postpartum. ‘Sitting’ increased from 1 h postpartum to 46 h postpartum and then decreased. In the behaviors of piglets, ‘Lying’ increased rapidly from 1h postpartum to 45h postpartum, and then was maintained at an almost constant level. ‘Massaging and Suckling’ decreased rapidly from 1 h postpartum to 36 h postpartum, and then was maintained at an almost constant level. ‘Walking’ increased from 1 h postpartum to 21 h postpartum, then decreased gradually. These results suggest that the behavioral recovery of the sow is almost completed at 80h postpartum and that the behavioral development of the piglet is almost completed at 45h postpartum.

• Journal of Animal Science and Technology
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• v.49 no.5
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• pp.677-688
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• 2007

돼지를 포함한 대부분의 동물은 일정한 발정주기를 가지고 일정한 시기에 배란을 하는 자연배란동물이지만, 토끼, 고양이, 밍크 등의 암놈은 교미자극에 의해 배란이 일어나는 유기배란동물이다. 또한 1년에 한 번만 발정하는 단발정동물과 1년에 수차례 발정하는 다발정동물이 있다. 이 중에서 모돈은 1년에 수차례 발정하는 다발정 동물로서 발정기에 들면 비발정기와는 다른 행동을 나타낸다(Diehl 등, 2001). 양돈가의 수익을 최대화하기 위해서는 비생산일수를 최소로 줄여야 한다. 모돈의 비생산일수를 줄일 수 있는 한 가지 방법은 성공적으로 교배를 시키는 것이다. 이처럼 성공적으로 교배를 시키기 위해서는 수정적기를 정확히 예측해야 한다. 만약 수정적기를 정확히 판단하지 못하여 수태가 되지 않으면, 비생산일수가 늘어나 손실을 입게 된다. 따라서 수정적기를 정확히 판단하는 것은 모돈의 성공적인 인공수정에 있어서 중요한 요소이다. 수정적기는 배란이 일어나기 전 10시간에서 12시간 사이이며, 발정이 시작되는 시점을 기준으로 하였을 때 경산돈의 경우 26시간에서 34시간 사이이고 미경산돈의 경우는 18시간에서 26시간 사이이다(Evans 등, 2001). 현재 하루에 두 번 모돈의 발정을 확인하는 것이 일반화되어 있으며, 이 때 웅돈을 접촉시키거나 육안관찰을 통하여 발정 유무를 판단한다. 이러한 방법에는 숙련된 기술과 풍부한 경험이 요구될 뿐만 아니라 총 소요노동력의 30% 정도가 요구된다(Perez 등, 1986). 하루에 두 번밖에 발정을 감지하지 않기 때문에 발정이 언제 시작되었는지를 정확히 알 수 없으며, 또한 발정의 대부분이 새벽에 시작되므로 수정적기를 정확히 판단하기란 매우 어렵다. 만약 발정을 감지했더라도 적기에 인공수정을 하지 못한다면, 수태율이 낮아지므로 경제적 손실이 초래된다. 현재 이러한 문제점 때문에 2회에서 3회에 걸쳐 인공수정을 하고 있으나 이에 따른 소요비용과 소요노동력 등은 양돈가의 부담을 가중시키는 요인이 되고 있다. 돼지는 발정기가 되면 비발정기에 나타내지 않던 외음부의 냄새를 맡는 행동, 귀를 세우는 행동 및 승가허용 행동 등을 나타낸다(Diehl 등, 2001). 또한 돼지는 비발정기에 비하여 발정기에 더 많은 활동량을 나타낸다(Altman, 1941; Erez and Hartsock, 1990). Freson 등(1998)은 스톨에서 개별적으로 사육되고 있는 모돈의 활동량을 적외선센서를 이용하여 측정함으로써 발정을 86%까지 감지하였다고 보고하였다. 그러나 이 연구는 단지 모돈의 발정을 감지하였을 뿐 번식관리에 있어서 가장 중요한 수정적기의 판단 기준을 제시하지 못하였다. 따라서, 본 연구는 스톨에서 사육되는 모돈의 활동량을 측정함으로써 발정시작시각을 감지하고 이를 기준으로 인공수정적기를 예측할 수 있는 인공수정적기 예측 장치를 개발한 후 이의 성능을 농장실증실험을 통하여 시험하고자 수행되었다.