• 한국통신학회논문지
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• 제31권2A호
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• pp.194-200
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• 2006

본 논문에서는 위성 탑재체용 26.4 GHz 국부 발진기를 설계 제작하였다. 제작된 발진기는 고안정도와 고신뢰도를 갖는 기본 주파수 발생부와 기본 주파수 발생부로부터 생성된 8.8 GHz의 신호를 3체배하여 26.4 GHz의 최종 발진 주파수를 만들어내는 주파수 체배부로 구성되어 있다. 기본 주파수 발생부는 샘플링 위상비교기(Sampling Phase Detector)를 이용한 위상 고정 방식의 발진기로 구성하였으며 고안정도를 갖는 OCXO를 기준 주파수원으로 사용하였다. 주파수 체배부는 자체 설계한 MMIC 3체배기와 증폭기를 이용하여 크기와 무게를 줄일 수 있었다. 개발된 국부 발진기는 +11 dBm 이상의 출력 전력과 10 kHz와 100 kHz의 오프셋 주파수에서 각각 -96 dBc/Hz와 -105 dBc/Hz의 위상 잡음 특성을 나타내며, 설계 요구규격을 모두 만족한다.

• 한국전자파학회논문지
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• 제16권11호
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• pp.1114-1122
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• 2005

본 논문에서는 S-band 대역에서의 수신단 one-chip MMIC 저잡음 증폭기, 믹서의 설계 및 제작, 측정에 관한 연구를 수행한다. 저잡음 증폭기는 공통 소스 구조의 2단으로 설계하였으며, 믹서는 LO 및 RF balun으로 구성되고, 이는 능동 소자를 이용하여 구현하였다. 각 능동 소자의 공정상의 변화를 보상하기 위하여 새로운 바이어스 안정화 회로를 적용하였다. 그리고 이를 단일 칩으로 구현, 제작하였다. 측정 결과로 저잡음 증폭기는 2.1 GHz에서 15.51 dB의 이득과 1.02 dB의 잡음지수를 가지고 있으며, 믹서의 변환 이득은 -12 dB이며 IIP3는 약 4.25 dBm, 포트간 격리도는 25 dB 이상의 값을 가진다. 제안된 새로운 바이어스 회로는 FET와 저항으로 구성되며 공정상의 변화와 온도의 변화 등에 의한 문턱 전압의 변화를 보상해 줄 수 있다. 제작된 칩의 크기는 $1.2[mm]\times1.4[mm]$이다.

• 한국인터넷방송통신학회논문지
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• 제22권1호
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• pp.35-43
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• 2022

본 논문에서는 10W급 MMIC를 결합하여 20W급으로 상향시킨 단위 전력 증폭기를 8-way 공간결합기와 결합하여 100W급 SSPA를 제작하는 연구를 진행하였다. SSPA는 TWTA에 비해 상대적으로 낮은 단일 소자의 출력으로 높은 출력을 충족하기 위해 저손실, 고효율의 결합 기술을 필요로 한다. 본 논문에서 설계 및 제작된 SSPA는 20dB 이상의 반사 손실과 94% 이상의 우수한 결합효율을 갖는 8-way 공간결합기에 20W급 고출력증폭모듈 8대를 장착하여 100W급 SSPA로 제작되었다. -10dBm 인가시 20kHz 20%에서 112.2~169.8W, 400kHz 40%에서 125.9~173.8W, 800kHz 40%에서 117.5~162.2W로 나타나 PRF 3가지 조건에서 모두 이득 60dB 이상과 100W 이상의 성능을 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.183-184
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• 2007

A 40 Gb/s transimpedance amplifier IC was designed and fabricated with a InP/InGaAs HBTs technology. In this study, we interconnect 40Gbps trans impedance amplifier IC to a duroid substrate by a flip chip bonding instead of conventional wire bonding for interconnection. For flip chip bonding, we developed fine pitch bump with the $70{\mu}m$ diameter and $150{\mu}m$ pitch using WLP process. To study the effect of WLP, electrical performance was measured and analyzed in wafer and package module using WLP. The Small signal gains in wafer and package module were 7.24 dB and 6.93dB respectively. The difference of small signal gain in wafer and package module was 0.3dB. This small difference of gain is due to the short interconnection length by bump. The characteristics of return loss was under -10dB in both wafer and module. So, WLP process can be used for millimeter wave GaAs MMIC with the fine pitch pad and duroid substrate can be used in flip chip bonding process.

• 전자공학회논문지
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• 제51권7호
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• pp.26-36
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• 2014

IMT-Advanced 시스템을 효율적으로 서비스하고 시스템 효율을 증대시키기 위해서는 능동위상 배열구조의 안테나 시스템이 요구된다. 능동위상 배열 구조는 다수의 송수신 모듈과 다수의 복사소자로 구성되어 시스템의 효율을 증대시킬 수 있으며, 시스템을 구현하기 위해서는 초소형 고효율 송수신 모듈이 핵심이다. 최종 출력과 밀접한 관련이 있는 송신모듈의 전력증폭기는 기지국 시스템의 효율을 결정하는 핵심요소이다. 본 논문에서는 IMT-Advanced 능동위상배열 시스템에 적합한 초소형 고효율 송수신 모듈을 설계하고 구현하고자 하였다. 송수신 모듈은 온도보상 회로를 구현하여 이득 오차를 줄였으며, 선형화기는 소형화를 위하여 아날로그 방식으로 구현하였다. 초소형 고효율 전력증폭기를 구현하기 위해서 GaN MMIC Doherty 구조로 구현하였다. 구현된 송수신모듈은 $40mm{\times}90mm{\times}50mm$ 크기로 구현되었으며, LTE band 7에서 47.65 dBm의 출력을 가졌다. 실제 운용전력인 37 dBm에서 40.7%의 효율과 12 dB이상의 선형성 개선도를 보였다. 수신부의 잡음지수는 1.28 dB이하로 설계규격을 만족하였으며, 송수신 모듈의 이득과 위상은 6 bit로 제어로 최대 오차는 각각 0.38 dB와 2.77 degree를 보였다.

• 한국정보통신학회논문지
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• 제2권3호
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• pp.353-358
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• 1998

본 논문에서는 한국형 PCS 기지국 및 중계기의 수신부에 사용되는 1.71∼l.78 GHz용 저잡음 증폭기(Low Noise Amplifier)를 저항결합회로를 이용하여 구현하였다. 사용된 저항 결합회로는 반사되는 전력이 정합회로내의 저항에서 소모되므로 반사계수는 작아지고, 안정도도 개선되며 저잡음 증폭기의 설계시 입력단 정합에 용이하였다. 저잡음 증폭기의 설계제작에는 저잡음 GaAs FET인 ATF-10136과 내부정합된 MMIC인 VNA-25를 이용하였으며, 알루미늄 기구물안에 RF 회로와 자체 바이어스(Self-bias) 회로를 함께 장착시켰다. 이렇게 제작된 저잡음 증폭기는 30 dB이상의 이득과 0.85 dB이하의 잡음지수를 얻었다.

• 한국정보통신학회논문지
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• 제4권1호
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• pp.67-76
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• 2000

본 논문에서는 INMARSAT 수신주파수인 1525-1545 MHz와 전세계 측위 시스템 수신주파수 15751 MHz 대역에서 초고주파용 수신장치로 사용되는 L-BAND(1525-1575 MHz)용 저잡음증폭기를 저항 결합회로를 사용하여 구현하였다. 사용된 저항 결합회로는 반사되는 전력이 정합 회로내의 저항에서 소모되므로 반사계수가 작아지고, 안정도도 개선되며, 또한 저잡음증폭기의 설계시 입력단 정합이 용이하였다. 저잡음증폭기의 구현에는 GaAs FET인 ATF-10136과 내부정합된 MMIC인 VNA-25를 이용하였으며, 알루미늄 기구물 안에 초고주파 회로와 자기 바이어스 회로를 함께 장착시켰다. 이렇게 제작된 저잡음증폭기는 32 dB의 이득, 0.8 dB 이하의 잡음지수와 18.6 dBm의 P1dB 출력을 얻었다.

• 한국전자파학회논문지
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• 제19권12호
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• pp.1350-1359
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• 2008

본 논문에서는 $0.5{\mu}m$ p-HEMT 공정을 이용한 MMIC 이중 평형 저항성 혼합기를 개발하였다. 본 혼합기에는 LO, RF, IF 등의 3개의 발룬이 포함된다. $8{\sim}20\;GHz$ 범위에서 동작하는 LO와 RF 발룬은 Marchand 발룬으로 구현하였다. 칩 크기를 줄이기 위해 구부려진 다중 결합 선로를 이용하였고, 이로 인해 발생하는 모드 위상 속도 차이를 보상하기 위해 인덕터 선로를 삽입하였다. IF 발룬은 DC 결합 차동 증폭기로 구현하였다. $0.3{\times}0.5\;mm^2$ 크기를 가진 IF 발룬의 측정 결과, DC에서 7 GHz 주파수 범위에서 크기와 위상의 오차가 각각 1 dB와 $5^{\circ}$ 이내의 결과를 보였다. 개발된 $1.7{\times}1.8\;mm^2$ 크기의 이중 평형 저항성 혼합기의 측정 결과, 동작 주파수 범위에서 16dBm LO 입력 전력에 대해 삽입 손실이 $5{\sim}11\;dB$이고, 출력 OIP3가 $10{\sim}15\;dBm$인 결과를 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.301-306
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• 2015

An ultra-compact and wideband low noise amplifier (LNA) in a quad flat non-leaded (QFN) package is presented. The LNA monolithic microwave integrated circuit (MMIC) is implemented in a $0.25{\mu}m$ GaN IC technology on a Silicon Carbide (SiC) substrate provided by Triquint. A source degeneration inductor and a gate inductor are used to obtain the noise and input matching simultaneously. The resistive feedback and inductor peaking techniques are employed to achieve a wideband characteristic. The LNA chip is mounted in the $3{\times}3-mm^2$ QFN package and measured. The supply voltages for the first and second stages are 14 V and 7 V, respectively, and the total current is 70 mA. The highest gain is 13.5 dB around the mid-band, and -3 dB frequencies are observed at 0.7 and 12 GHz. Input and output return losses ($S_{11}$ and $S_{22}$) of less than -10 dB measure from 1 to 12 GHz; there is an absolute bandwidth of 11 GHz and a fractional bandwidth of 169%. Across the bandwidth, the noise figures (NFs) are between 3 and 5 dB, while the output-referred third-order intercept points (OIP3s) are between 26 and 28 dBm. The overall chip size with all bonding pads is $1.1{\times}0.9mm^2$. To the best of our knowledge, this LNA shows the best figure-of-merit (FoM) compared with other published GaN LNAs with the same gate length.

• 한국전자파학회논문지
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• 제23권1호
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• pp.68-75
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• 2012

W-CDMA 단말기에 적용 가능한 balanced 전력증폭기의 load insensitivity 특성을 분석하였다. Balanced 전력증폭기 내부에 있는 두 평형(parallel) 증폭기의 부하 임피던스가 출력 부하 임피던스의 부정합(load impedance mismatch)에 따라 어떻게 변화하는지를 수식적으로 계산하였고, 이를 통해 선형성이 가장 취약한 반사 계수 위상을 조사하였다. 이 위상에서 balanced 전력증폭기는 출력단의 트랜지스터 면적을 적절히 증가시킬 경우 선형성이 개선될 수 있음을 제안하였고, 트랜지스터 면적이 서로 다른 복수개의 1단 balanced 전력증폭기를 설계하여 VSWR=4:1 반사 조건에서의 시뮬레이션을 통해 이를 검증하였다.