• 한국통신학회논문지
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• 제17권11호
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• pp.1299-1310
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• 1992

최근에, 디지탈 데이터 전송을 위한 수신기 타이밍 검출 회로의 디지탈화에 관한 관심이 점점 증가하고 있다. 타이밍 검출 회로의 디지탈화의 결과로 인하여, 타이밍 에러 검출을 위한 새로운 디지탈 알고리즘이 필요하게 된다. 본 논문에서는, 직접 QPSK변조 기법에 적용할 수 있는 Angular Form(AF) Algorithm을 제시하였다. AF Algorithm은 기본적으로 복조된 각 (Detected Angle)과 천이논리표 (Transition Logic Table)등의 개념을 근거로 하여 개발되었다. Gaussian과 Impulsive 잡음을 모델링하여, 이들 두 잡음환경하에서 Monte-Carlo 시뮬레이션을 통하여 알고리즘 성능평가를 하였다. 성능평가 결과, AF Algorithm이 Gardner Algorithm보다 BER, RMS Jitter, S-curve등에서 성능이 개선됨을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 D
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• pp.2717-2719
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• 2003

In this paper, we developed an efficient virtual experiment kit with creative and interactive multimedia contents, which can be used to enhance the quality of education in the area of digital logic circuits. Since our virtual experiment kit is implemented to describe the on-campus laboratory, the learners can obtain similar experimental data through it. Also, our web-based virtual experiment kit is designed to enhance the efficiency of both the learners and the educators. The learners will be able to achieve high learning standard and the educators save time and labor. The virtual experiment is performed according to the following procedure: (1) Circuit Composition on the Bread Board (2) Applying Input Voltage (3) Output Measurements (4) Checkout of Experiment Results. Furthermore, the circuit composition on the bread board and its corresponding online schematic diagram are displayed together on the virtual experiment kit for the learner's convenience. Finally, we have obtained several affirmative effects such as reducing the total experimental hours and the damage rate for experimental equipments and increasing learning efficiencies as well as faculty productivity.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.255-260
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• 2003

RFID의 대표적 예인 비접촉식 IC 카드는 현재 교통 및 출입 통제 시스템 등에 널리 사용되고 있으며, RF 기술의 발달과 사용자 편의성 요구의 증대로 인해 점점 더 보편화되는 추세에 있다. 본 논문은 비접촉 IC 카드를 구현하기 위해 필요한 내장형 비접촉 프로토콜 처리용 하드웨어 모듈에 관한 것으로서 아날로그 회로부와 특화된 디지털 로직부로 구성된다. 그리고 비접촉 IC 카드 설계시 아날로그 회로, 디지털 로직, 그리고 소프트웨어가 담당한 기능을 잘 구분하여 설계할 수 있는 방법을 제시한다.

• ETRI Journal
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• 제36권1호
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• pp.89-98
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• 2014

The integration of digital circuits has a tight relation with the scaling down of silicon technology. The continuous scaling down of the feature size of CMOS devices enters the nanoscale, which results in such destructive effects as short channel effects. Consequently, efforts to replace silicon technology with efficient substitutes have been made. The carbon nanotube field-effect transistor (CNTFET) is one of the most promising replacements for this purpose because of its essential characteristics. Various digital CNTFET-based circuits, such as standard logic cells, have been designed and the results demonstrate improvements in the delay and energy consumption of these circuits. In this paper, a new CNTFET-based 5-input XOR gate based on a novel design method is proposed and simulated using the HSPICE tool based on the compact SPICE model for the CNTFET at the 32-nm technology node. The proposed method leads to improvements in performance and device count compared to the conventional CMOS-style design.

• Journal of Advanced Marine Engineering and Technology
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• 제22권5호
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• pp.687-692
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• 1998

Test pattern generation is one of most difficult problems encountered in automating the design of logic circuits. The goal is to obtain the highest fault coverage with the minimum number of test patterns for a given circuit and fault set. although there have been many deterministic algorithms and heuristics the problem is still highly complex and time-consuming. Therefore new approach-es are needed to augment the existing techniques. This paper considers the problem of test pattern improvement for combinational circuits as a restricted subproblem of the test pattern generation. The problem is to maximize the fault coverage with a fixed number of test patterns for a given cir-cuit and fault set. We propose a new approach by use of a genetic algorithm. In this approach the genetic algorithm evolves test patterns to improve their fault coverage. A fault simulation is used to compute the fault coverage of the test patterns Experimental results show that the genetic algorithm based approach can achieve higher fault coverages than traditional techniques for most combinational circuits. Another advantage of the approach is that the genetic algorithm needs no detailed knowledge of faulty circuits under test.

• 한국통신학회논문지
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• 제23권6호
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• pp.1575-1582
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• 1998

본 논문에서는 연집에러에 대한 대처방안으로 효과적인 RS(Reed-Solomon) 부호를 이용한 FEC(forward error correcting) 기법에 대한 연구가 이루어졌다. RS 부호화기 및 복호화기의 ASIC 구현을 위한 회로를 수정된 유클리드 알고리듬을 사용하여 설계 및 제안하였다. 제안된 회로의 동작을 흉내내는 방법으로 C 프로그램을 작성하여, 여러 가지의 에러 및 삭제 오류가 발생한 통신 선로를 가장하여 동작을 확인하였다. 이를 바탕으로 RS 부호화기 및 복호화기의 단일칩 구현을 위한 회로를 VHDL을 사용하여 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 VLSI 설계하고 로직 시뮬레이션을 통해 검증하였으며 최종적으로 회로 합성에 성공하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.1-7
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• 2007

MTJ (Magnetic Tunneling Junction) 소자는 불 (Boolean) 연산을 수행할 수 있을 뿐만 아니라, 자신의 출력 정보를 저장하는 비휘발성 소자이다. 기존의 트랜지스터로 구성된 논리 연산자를 MTJ 소자로 대체함으로써, 조합논리 회로와 순차논리 회로로 구성된 디지털 논리 회로를 자기논리 (magneto-logic) 회로로 대체 가능하다. 또한 자기논리 회로는 비휘발성 논리 소자를 사용함으로써, 회로 면적 면에서 우수하고 전원이 꺼져도 정보를 유지할 수 있는 장점을 가지고 있다. 본 논문에서는 이러한 자기논리 회로의 예로 3비트 업/다운 카운터를 설계하였고 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다.

• 전기전자학회논문지
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• 제2권1호
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• pp.34-41
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• 1998

자기 띠 저장 시스템에서 데이터를 저장하고 복원할 수 있는 칩을 구현하였다. 구현된 칩은 아날로그 회로와 디지털 회로가 한 칩안에 같이 내장되어 있으며 F/2F 인코딩과 디코딩을 동시에 지원한다. 아날로그 부분은 초단 앰프, 첨두치 검출기, 비교기, 기준전압 생성회로 등으로 구현 되었으며 디지탈 회로 부분은 기준 윈도우 신호 발생부, F/2F 신호 길이를 측정하는 up/down 계수부, 비트 에러 검출부 및 기타 제어(control) 회로 등을 포함한다. 검출되는 신호특성을 파악하여 아날로그 회로부 설계를 최적화 함으로써 기존의 시스템에서 흔히 쓰이는 AGC(automatic gain control) 회로를 제거하였다. 또 일정한 비트의 길이를 초과한 파손 비트 또는 다분할로 파손된 비트 등을 감지한 경우 신속하게 기준 비트를 재 설정함으로서 데이터의 오인식을 없애주는 회로를 제안하였다. 제안된 회로는 $0.8{\mu}m$ CMOS N-well 일반 공정을 이용하여 구현 되었으며 3.3 V에서 부터 7.5 V의 공급 전압 범위에서 동작하도록 설계 되었다. 5 V의 전원 공급시 약 8 mW의 소모 전력을 보여 주고 있으며 칩 면적은 패드를 포함하여 $3.04mm^2(1.6mm{\times}1.9mm)$이다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.53-60
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• 2009

반도체 공정의 발달로 집적도가 증가하고 문턱전압이 감소하면서, 반도체 집적회로 소모 전력에서 누설전류(leakage current)의 비중이 점차 증가하고 있다. 대기 상태에서 CMOS 조합 회로(combinational circuit)는 입력 값에 따라 누설전류가 크게 달라진다. 본 연구에서는 누설전류로 인한 소모전력을 줄이기 위해 대기 상태 (standby state) 회로의 입력 신호를 제어하며, 작은 누설전류를 갖는 입력 신호를 찾기 위한 새로운 효율적인 알고리즘을 개발하였다. 이 방법을 벤치마크 예제에 실험적으로 적용하여 누설전류 평균값에 비해 15.7%, simulated evolution 방법에 비해 6.7% 누설전류를 줄일 수 있음을 보였다. 또한 순차 회로에서도 idle 입력을 이용하여 누설전류 평균값에 비해 6.8%, simulated evolution 방법에 비해 3.2% 누설전류를 줄일 수 있었다.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.54-61
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• 2008

본 논문에서는 디지털 신호를 실시간으로 처리하기 인한 TIQ 방식의 Flash 6-bit ADC 회로를 설계하였다. 새로운 논리회로 설계나 소자들의 근접 배치로 ADC의 속도를 향상시키는 대신에 새로운 코드를 이용하여 DSP의 처리능력을 높이도록 하였다. 제안한 코드는 ADC의 출력으로 이진수를 세공하지 않고 2와 3진법을 동시에 사용하는 Double Base Number System(DBNS)방법이다. 전압은 기존의 이진수를 표시하는 방법과 동일하지만, 밑수로 2와 3의 두개를 동시에 사용하여 합의 형태로 표현하는 방법이다. DBNS 표현법은 곱셈기와 가산기를 이용하지 않고 연산을 좌우로 이동하여 연산을 신속히 처리할 수 있다. 디지털 신호처리에서 사용하는 DBNS는 합의 수가 적도록 Canonical 표현을 구하는 알고리즘을 사용하지만, A/D 변환기에서는 Fan-In 문제가 발생하여 균일한 분포를 이루도록 하는 새로운 알고리즘을 개발하였다. HSPICE를 이용한 ADC의 시뮬레이션 결과 0.18um 공정에서 최고 동작속도는 1.6 GSPS이며 최대 소비전력은 38.71mW이였다.