• IEIE Transactions on Smart Processing and Computing
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• 제6권3호
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• pp.210-219
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• 2017

This paper proposes a modified min-max algorithm (MMMA) for nonbinary quasi-cyclic low-density parity-check (NB-QC-LDPC) codes and an efficient parallel block-layered decoder architecture corresponding to the algorithm on a graphics processing unit (GPU) platform. The algorithm removes multiplications over the Galois field (GF) in the merger step to reduce decoding latency without any performance loss. The decoding implementation on a GPU for NB-QC-LDPC codes achieves improvements in both flexibility and scalability. To perform the decoding on the GPU, data and memory structures suitable for parallel computing are designed. The implementation results for NB-QC-LDPC codes over GF(32) and GF(64) demonstrate that the parallel block-layered decoding on a GPU accelerates the decoding process to provide a faster decoding runtime, and obtains a higher coding gain under a low $10^{-10}$ bit error rate and low $10^{-7}$ frame error rate, compared to existing methods.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.921-929
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• 2011

본 논문에서는 모바일 WiMAX용 layered LDPC(low-density parity-check) 복호기의 복호성능 및 복호 수렴속도 분석을 통해 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였다. 최소합 알고리듬과 layered 복호방식을 적용한 LDPC 복호기의 고정소수점 Matlab 모델을 개발하고 시뮬레이션 하였다. IEEE 802.16e 표준에 제시된 블록길이 576, 1440, 2304 비트와 부호율 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6에 대해 고정소수점 비트 폭, 블록길이, 부호율 등이 복호성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상이고 정수부분이 5 비트 이상일 때 안정된 복호성능이 얻어짐을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.80-83
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• 2010

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1294, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(Low Density Parity Check) 복호기의 성능을 분석하였다. 최소합 알고 리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 수와 정수부 및 소수부의 비트 수에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 대한전자공학회논문지TC
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• 제49권7호
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• pp.48-55
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• 2012

ML디코딩이 복잡도와 전송시간이 덜 소요되는 고차 안테나의 시공간코드를 제안한다. 이 때 제안한 것이 부분간섭제거 알고리즘이다. 제안된 알고리즘은 심벌을 층(Layered)으로 구분하고 동등한 채널행렬을 만들고 그룹으로 디코딩한다. 이렇게 했을 때 전송시간과 디코딩 복잡도가 줄어들었고 성능이 비직교에 비해 좋아졌다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.24-33
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• 2012

This paper describes a multi-mode LDPC decoder which supports 19 block lengths and 6 code rates of Quasi-Cyclic LDPC code for Mobile WiMAX system. To achieve an efficient implementation of 114 operation modes, some design optimizations are considered including block-serial layered decoding scheme, a memory reduction technique based on the min-sum decoding algorithm and a novel method for generating the cyclic shift values of parity check matrix. From fixed-point simulations, decoding performance and optimal hardware parameters are analyzed. The designed LDPC decoder is verified by FPGA implementation, and synthesized with a $0.18-{\mu}m$ CMOS cell library. It has 380,000 gates and 52,992 bits RAM, and the estimated throughput is about 164 ~ 222 Mbps at 56 MHz@1.8 V.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.432-438
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• 2011

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(low density parity check) 복호기의 최적 설계조건을 분석하였다. 최소합 알고리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 폭, 정수 부분과 소수 부분의 비트 폭에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 한국통신학회논문지
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• 제35권2B호
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• pp.325-333
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• 2010

Wibro를 포함한 많은 시스템에서 순환 치환 행렬(circulant)로 구성된 준 순환 LDPC(low-density parity-check) 부호를 사용하고 있다. 하지만 준 순환 부호의 기저 행렬 크기의 제약으로 인해 계층 복호(layered decoding)가 가능하고 일정 값 이상의 거스(girth)를 만족하면서 동시에 최적의 차수 분포를 갖도록 하는 것은 매우 힘들다. 본 논문에서는 이러한 문제점을 극복하기 위해 중첩 행렬(superposition matrix) 구조를 가지는 준 순환 LDPC 부호를 제안한다. 중첩 행렬을 이용할 경우에 특화된 거스 점검 조건들을 유도하고, 기존 행렬 구조와 중첩 행렬 구조 두 가지 모두에 대해 계층 복호를 수행할 수 있는 새로운 LDPC 복호기 구조를 제안한다. 모의실험을 통하여 중첩 행렬 구조를 가지는 LDPC 부호는 복호 시 수렴 속도가 개선되고 오류 정정율이 향상됨을 보인다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.167-167
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• 2004

계층화 시공간 구조와 시공간 트렐리스 부호를 결합한 시스템은 대역폭 확장없이 디버시티 이득과 부호화 이득 뿐 아니라 높은 전송률을 공급할 수 있다. 본 논문에서는 이 시스템에 적합한 두 가지 계층화 수신기 구조를 제안한다. 제안된 계층화 수신기 중 하나(LSTT-MMSE)는 신호를 interference nulling 과정을 통해, 부호화된 그룹 단위로 분류한 다음 각각의 시공간 트렐리스 복호기를 통해 복호하는 구조를 가지고 있다. 다른 하나의 제안된 수신기(LSTT-Whitening)는 interference nulling을 whitening과정으로 대체한 구조를 가지고 있다. Whitening을 적용한 수신기는 부호화된 시공간 구조에 비해 디버시티 이득과 수신 안테나의 수를 줄일 수 있는 장점을 가지고 있다. 제안된 두 수신기는 간섭 억제(interference suppression) 방식에 따라 다른 복호순서(decoding order) 결정 방법을 사용한다. (4, 3) LSTT-Whitening 수신기는 (4, 4) LSTT-Nulling 수신기와 (4, 4) 부호화된 계층화 시공간 구조에 비해 수신 안테나의 수를 줄여도 여전히 1㏈ 성능 이득을 보인다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.9-14
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• 2004

계층화 시공간 구조와 시공간 트렐리스 부호를 결합한 시스템은 대역폭 확장없이 디버시티 이득과 부호화 이득 뿐 아니라 높은 전송률을 공급할 수 있다. 본 논문에서는 이 시스템에 적합한 두 가지 계층화 수신기 구조를 제안한다. 제안된 계층화 수신기 중 하나(LSTT-MMSE)는 신호를 interference nulling 과정을 통해, 부호화된 그룹 단위로 분류한 다음 각각의 시공간 트렐리스 복호기를 통해 복호하는 구조를 가지고 있다. 다른 하나의 제안된 수신기(LSTT-Whitening)는 interference nulling을 whitening과정으로 대체한 구조를 가지고 있다. Whitening을 적용한 수신기는 부호화된 시공간 구조에 비해 디버시티 이득과 수신 안테나의 수를 줄일 수 있는 장점을 가지고 있다. 제안된 두 수신기는 간섭 억제(interference suppression) 방식에 따라 다른 복호순서(decoding order) 결정 방법을 사용한다. (4, 3) LSTT-Whitening 수신기는 (4, 4) LSTT-Nulling 수신기와 (4, 4) 부호화된 계층화 시공간 구조에 비해 수신 안테나의 수를 줄여도 여전히 1㏈ 성능 이득을 보인다.