• 한국전기전자재료학회논문지
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• 제11권1호
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• pp.33-40
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• 1998

The composite SiO$_2$/Si$_3$N$_4$/SiO$_2$(ONO) film formed by oxidation on nitride film has been widely studied as DRAM stacked capacitor multi-dielectric films. Load lock(L/L) LPCVD system by HF cleaning is used to improve electrical capacitance and to scale down of effective thickness for memory device, but is brings a new problem. Nitride film deposited using HF cleaning shows selective deposition on poly silicon and oxide regions of capacitor. This problem is avoidable by carpeting chemical oxide using $H_2O$$_2$cleaning before nitride deposition. In this paper, we study the limit of nitride thickness for abnormal oxidation and the initial deposition time for nitride deposition dependent on underlayer materials. We proposed an advanced fabrication process for stacked capacitor in order to avoid selective deposition problem and show the usefulness of nitride deposition using L/L LPCVD system by $H_2O$$_2$cleaning. The natural oxide thickness on polysilicon monitor after HF and $H_2O$$_2$cleaning are measured 3~4$\AA$, respectively. Two substrate materials have the different initial nitride deposition times. The initial deposition time for polysilicon is nearly zero, but initial deposition time for oxide is about 60seconds. However the deposition rate is constant after initial deposition time. The limit of nitride thickness for abnormal oxidation under the HF and $H_2O$$_2$cleaning method are 60$\AA$, 48$\AA$, respectively. The results obtained in this study are useful for developing ultra thin nitride fabrication of ONO scaling and for avoiding abnormal oxidation in stacked capacitor application.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.451-456
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• 2021

반도체 메모리 소자의 커패시터에서 셀 커패시턴스의 향상과 scale down을 위해 유전막으로써 적층형 ONO 구조가 도입되었고 이들의 박막화가 지속적으로 시도되고 있으나 공정 처리 과정에서 많은 문제들이 대두되고 있다. 본 연구에서는 L/L LPCVD를 사용하여 약 10Å의 자연산화막 성장을 억제함으로써 3fF/cell의 정전 용량을 확보할 수 있었다. 또한 유전막의 박막화에 따른 질화막의 이상산화에 미치는 영향을 고찰함으로써 내산화성을 확보할 수 있는 유전막 형성의 안정적인 공정 관리 방법을 제안하였다.

• 한국전자통신학회논문지
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• 제12권5호
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• pp.791-796
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• 2017

본 연구에서는 DRAM 커패시터의 유전막 박막화를 위한 Load Lock(L/L) LPCVD 시스템을 이용한 적층형 커패시터의 제조 공정이 셀 커패시턴스에 미치는 영향을 조사하였다. 그 결과 기존의 non-L/L 장치에 비하여 약 $6{\AA}$의 산화막 유효두께를 낮춤으로 커패시턴스로 환산 시 약 3-4 fF의 차이가 나타남을 확인할 수 있었다. 또한 절연막으로써 질화막 두께의 측정 범위가 정상적인 관리 범위의 분포임에도 불구하고 Cs는 계산치보다 약 3~6 fF 정도 낮은 것으로 확인되었다. 이는 node poly FI CD가 spec 상한치로 관리되어 셀 표면적의 감소를 초래하였고 이는 약 2fF의 Cs 저하를 나타내었다. 따라서 안정적인 Cs의 확보를 위해서는 절연막의 두께 및 CD 관리를 spec 중심값의 10 % 이내로 관리할 필요가 있음을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(I)
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• pp.429-432
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• 1987

A new LOCOS (Local Oxidation of Silicon) process using a thin nitride film directly deposited on the silicon substrate by LPCVD has been developed in order to reduce the bird's beak length. SEM studies showed that nitride thickness of 50nm can decrease the bird's beak length down to 0.2um with 450nm field oxide. No crystalline defects are observed around the bird's beak after the Wright etch. A 30% improvement in current density was obtained when this new method was applied to MOS transistors (W/L*2.9/20.4) compared to conventional LOCOS process (bird's beak length=0.7um). Other various electrical parameters improved by this new simple LOCOS process are reported in this paper.

• 대한전자공학회논문지
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• 제26권4호
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• pp.67-72
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• 1989

부분산화공정(LOCOS : local oxidation of silicon)에서 발생하는 새부리의 길이를 줄이기 위하여 상온 플라즈마 질화막을 잉요한 시로운 공정에 대해 연구하였다. 400W, 100kHz의 교류 전력에 의한 질소 플라즈마로 실리콘 위에 두께가 $100{\AA}$ 미만의 균일한 실리콘 질화막을 형성시킬 수 있었다. 이렇게 형성된 질화막은 실리콘을 4000${\AA}$두께로 산화시키는 공정에서 실리콘의 산화를 효과적으로 방지할 수 있었고 새부리의 길이를 0.2${mu}m$로 감소시킬 수 있다는 것을 SEM 단면도로 확인하였다. 이 길이는 두꺼운 LPCVD 질화막을 이용한 기존의 부분산화공정에서의 0.7${mu}m$ 보다 훨씬 줄어든 것이다. Secco에칭 후 SCM으로 단면을 보았을때 새부리 근처에서 결정 결함을 관찰할 수 없었다. 이 새로운 LOCOS공정으로 $N^+/P^-\;well,\;P^+/N^-$ well 다이오드를 만들어 누설전류를 측정하였다. 그 결과 기존의 LOCOS 공정에 의한 성질보다 우수하거나 동등한 성질을 나타내었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
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• pp.107-107
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• 2003

원자층 증착(ALD, Atomic Layer Deposition)기술은 기판 표면에서의 self-limiting reaction을 통해 매우 얇은 박막을 형성할 수 있고, 두께 및 조성 제어를 정확히 할 수 있으며, 복잡한 형상의 기판에서도 100%에 가까운 step coverage를 얻을 수 있어 초미세패턴의 형성과 매우 얇은 두께에서 균일한 물리적, 전기적 특성이 요구되는 초미세 반도체 공정에 적합하다. 특히 반도체의 logic 및 memory 소자의 gate 공정에서 절연막과 보호막으로, 그리고 배선공정에서는 층간절연막(ILD, Inter Layer Dielectric)으로 사용하는 silicon oxide 박막에 적용될 경우, LPCVD 방법에 비해 낮은 온도에서 증착이 가능해 boron과 같은 dopant들의 확산을 최소화하여 transistor 특성 향상이 가능하며, PECVD 방법에 비해 전기적·물리적 특성이 월등히 우수하고 대면적 uniformity 증가가 기대된다. 본 연구에서는 자체적으로 설계 및 제작한 장비를 이용하여 silicon oxide 박막을 ALD 방법으로 증착하고 그 특성을 살펴보았다. 먼저, cycle 수에 따른 증착 박막 두께의 linearity를 통해서 원자층 증착(ALD)임을 확인할 수 있었으며, reactant exposure(L)와 증착 온도에 따른 deposition rate 변화를 알아보았다 Elipsometer를 이용해 증착된 silicon oxide 박막의 두께 및 굴절률과 그 uniformity를 관찰하였고, AES 및 XPS 분석 장비로 박막의 조성비와 불순물 성분을 살펴보았으며, 증착 박막의 치밀성 평가를 위해 HF etchant로 wet etch rate를 측정하여 물리적 특성을 정리하였다. 특히, 기존의 박막 증착 방법인 LPCVD와 PECVD에 의한 silicon oxide박막의 물성과 비교, 평가해 보았다. 나아가 적절한 촉매 물질을 선정하여 원자층 증착(ALD) 공정에 적용하여 그 효과도 살펴보았다.

• 한국재료학회지
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• 제7권2호
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• pp.102-106
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• 1997

박막형 접촉연소식을 포함한 마이크로 가스센서에서 membrane은 Si식각시 식각정지용으로서 또 센서 소자를 지지하는 층으로서 응력이 없어야 하며 이는 응력이 membrane파괴의 주 원인으로 작용하기 때문이다. 이에 따라 본 연구에서는 증착조건이 low pressure chemical vapor deposition(LPCVD)법과 sputtering법으로 제작된 $SiN_{x}$과 $SiN_{x}/SiO_{x}/(NON)$막의 응력고 굴절율 변화에 미치는 효과에 대한 실험을 행하였다. LPCVD의 경우 단일막인 $SiN_{x}$의 압축응력 및 굴절율을 나타내었다. Sputtering의 경우 $SiN_{x}$는 공정압력이 1mtorr에서 30torr까지 증가할수록 인가전력밀도가 $2.74W/cm^2$에서 $1.10W/cm^2$으로 감소할수록 응력값은 압축에서 인장으로 전환되었으며 본 실험에서 응력이 가장 낮게 나온 시편의경우 압축응력으로 $1.2{\times}10^{9}dyne/cm^2$가 공정압력 10mtorr, 인가전력밀도 $1.37W/cm^2$에서 얻어졌다. 굴절율은 공정압력이 1motorr에서 30motorr까지 증가할수혹 인가전력밀도가 $2.74W/cm^2$에서 $1.10W/cm^2$으로 감소할수록 감소하여 2.05에서 1.89의 변화를 보였다. LPCVD와 sputtering으로 증착된 막들은 모두 온도가 증가함에 따라 응력이 감소하였으며 온도감소시 소성적인 특성을 나타내었다.

• 한국재료학회지
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• 제4권6호
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• pp.662-668
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• 1994

실리콘 질화막을 습식 산화하여 제작한 산화막/질화막 복합층과 이 박막의 산화막을 식각하여 제작한 oxynitride 박막의 물리적, 전기적 특성을 기술하였다. $900^{\circ}C$에서 산화시간이 증가함에 따라 산화막/질화막의 경우에는 축전용량은 급격히 감소하였으나 절연 파괴전장은 증가하였다. Oxynitrite박막은 축전용량과 절연파괴 전장이 모두 증가하였다. Oxynitride박막의 경우 축전 용량의 증가와 절연 파괴 전장이 증가하였는데 이는 유효 주께 감소와 박막의 양질화에 기인하였다. 또한, 산화 시강의 증가에 따라 Oxynitride박막의 TDDB특성과 초기 불량율도 향상되었다. 결론적으로 Oxynitride박막은 dynamic기억소자의 유전체 박막으로 사용하기에 적합하였다.

• 한국진공학회지
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• 제13권3호
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• pp.114-119
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• 2004

Si 원료물질로 $SiH_2Cl_2$, N 원료물질로 $NH_3$를 사용하여 증착온도 $550^{\circ}C$에서 P-type Si (100) 기판위에 실리콘 질화막을 원자층 증착 방법으로 형성하고 물리적, 전기적 특성을 평가하였다. 증착된 박막의 두께는 증착 주기의 횟수에 대해 선형적으로 증가하였고, Si와 N 원료물질의 공급량이 $3.0\times10^{9}$ L 일 때 0.13 nm/cycle의 박막 성장속도를 얻을 수 있었다. 원자층 증착된 박막의 물리적 특성을 기존의 저압화학증착 방법에 의해 증착된 박막과 비교한 결과, 원자층 증착 방법을 사용함으로써 기존의 방법보다 증착온도를 $200 ^{\circ}C$이상 낮추면서도 굴절률 및 습식에칭 속도 측면에서 유사한 물성을 가진 실리콘 질화막을 형성할 수 있었다. 특히, 원자층 증착된 박막의 누설 전류밀도는 3 MV/cm의 전기장에서 0.79 nA/$\textrm{cm}^2$로서 저압화학증착 방법에 의해 증착된 질화막의 6.95 nA/$\textrm{cm}^2$보다 우수하였다.

• 센서학회지
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• 제8권2호
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• pp.115-123
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• 1999

PSG(800nm)/$Si_3N_4$ (150nm)로 구성된 유전체 membrane 윗면에 heater와 감지전극을 등일면상에 동시에 형성하였다. 제작된 소자의 전체 면적은 $3.78{\times}3.78mm^2$이고, diaphragm의 면적은 $1.5{\times}1.5mm^2$이며, 감지막치 면적은 $0.24{\times}0.24mm^2$였다. 그리고 diaphragm내의 열분포 분석을 유한요소법을 이용하여 수행하였으며, 실제로 제작된 소자의 열분포와 비교하였다. 소비전력은 동작온도 $350^{\circ}C$에서 약 85mW였다. Sn 금속막을 상온과 $232^{\circ}C$의 두 가지 기판온도에서 열증착하였고, 이를 $650^{\circ}C$의 산소분위기에서 3시간 열산화함으로써 $SnO_2$ 감지막을 형성하였다. 그리고 이를 SEM과 XRD로 특성을 분석하였다. 제작된 소자에 대해서 온도 및 습도에 대한 감지막의 영향 및 부탄가스에 대한 반응특성도 조사하였다.