• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권8호
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• pp.3201-3223
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• 2020

Wireless communication has become the promising technology in the recent times because of its applications in Internet of Things( IoT) devices. The IEEE 802.15.4e has become the key technology for IoT devices which utilizes the Time-Slotted Channel Hopping (TSCH) networks for the communication between the devices. In this paper, we develop a Two Level Scheduling Algorithm (TLSA) for scheduling multiple packets with different arrival rate at the source nodes in a TSCH networks based on the link activated by a centralized scheduler. TLSA is developed by considering three types of links in a network such as link i with packets arrival type 1, link j with packets arrival type 2, link k with packets arrival type 3. For the data packets arrival, two stages in a network is considered.At the first stage, the packets are considered to be of higher priority.At the second stage, the packets are considered to be of lower priority.We introduce level 1 schedule for the packets at stage 1 and level 2 schedule for the packets at stage 2 respectively. Finally, the TLSA is validated with the two different energy functions i.e., y = e^ax - 1 and y = 0.5x² using MATLAB 2017a software for the computation of average and worst ratios of the two levels.

• 대한산업공학회지
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• 제40권3호
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• pp.283-290
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• 2014

In the flat panel display industry, to meet production target quantities and the deadline of production, the scheduler and dispatching systems are major production management systems which control the order of facility production and the distribution of WIP (Work In Process). Especially the delivery time is a key factor of the dispatching system for the time when a lot can be supplied to the facility. In this paper, we use survival analysis methods to identify main factors of the delivery time and to build the delivery time forecasting model. To select important explanatory variables, the cox proportional hazard model is used to. To make a prediction model, the accelerated failure time (AFT) model was used. Performance comparisons were conducted with two other models, which are the technical statistics model based on transfer history and the linear regression model using same explanatory variables with AFT model. As a result, the mean square error (MSE) criteria, the AFT model decreased by 33.8% compared to the statistics prediction model, decreased by 5.3% compared to the linear regression model. This survival analysis approach is applicable to implementing the delivery time estimator in display manufacturing. And it can contribute to improve the productivity and reliability of production management system.

• 센서학회지
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• 제24권2호
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• pp.124-130
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• 2015

This paper presents a high performance HIGHT processor that can be applicable for CCM mode. In fact, HIGHT algorithm is a 64-bit block cipher. However, the proposed HIGHT extends the basic block length to 128-bit. The proposed HIGHT is operated as 128-bit block cipher and it can treat 128-bit block at once. Thus, it can be applicable for the various WSN applications that need fast and ultralight 128-bit block cipher, in particular, to be operated in CCM mode. In addition, the proposed HIGHT processor shares the common logics such as 128-bit key scheduler and control logics during encryption and decryption to reduce the area overhead caused by the extension of data block length. From the simulation results, the circuit area and power consumption of the proposed HIGHT are increases as 40% and 64% compared to the conventional 64-bit counterpart. However, the throughput of the proposed HIGHT can be up to two times as fast. Consequently, the proposed HIGHT is useful for USN and handheld devices based on battery as well as RFID tag the size of circuit is less than 5,000 gates.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.

• 한국정보통신학회논문지
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• 제15권9호
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• pp.1993-1999
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• 2011

한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리듬 HIGHT용 저면적/저전력 암호/복호 코어를 설계하였다. HIGHT 알고리듬은 USN, RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 0.35-${\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.125-128
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• 2011

본 논문에서는 한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리즘 HIGHT의 효율적인 하드웨어를 구현하였다. HIGHT 알고리듬은 USN과 RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계 최적화를 하였다. $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제41권12호
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• pp.67-74
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• 2004

AES는 인터넷 프로토콜의 대칭키 보안 알고리즘으로 널리 사용된다. 무선 내장형 시스템들이 점점 더 전통적인 유선 네트워크 프로토콜을 많이 사용하고 있으므로 이들 무선 내장형 시스템을 위한 저비용 AES 알고리즘 구현은 매우 중요하다. 가장 기본적인 AES 아키텍처는 키 스케줄을 포함하여 20개의 S-box를 사용하는 하나의 cipher 라운드로 구성되어 있다. 암호화는 동일한 라운드를 반복하여 완료된다. 근래에 이 방법의 구현 비용을 더욱 줄이기 위하여 오직 8개의 S-box만 사용하는 folded architecture가 제안되었다. 본 논문에서는 folded architecture를 이용하여 무선 통신 기술을 위한 저비용 AES 구현 구조에 대하여 연구한다. 먼저 folded architecture를 개선하여 16 바이트의 추가적인 상태 메모리 사용을 줄였다. 구현 비용을 더욱 줄이기 위하여 데이터 암호화에 하나의 S-box만 사용하는 single byte architecture를 구현하였다. Single byte architecture는 암호화에 352 클록이 소요된다. FPGA 구현 시 최대 동작 주파수는 40MHz에 도달하였다. 따라서 암호화 속도는 13Mbps 이상으로 3G 무선통신에 충분하다.

• 한국멀티미디어학회논문지
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• 제4권5호
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• pp.371-376
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• 2001

연속적인 미디어 특성을 가진 데이터들은 시간적인 제약조건을 가진다. 일반적인 실시간 스케쥴링 알고리즘은 연속적인 미디어 특성을 고려하지 아니하므로 멀티미디어 스케줄링에 적절하지 않다. 스트라이드 스케줄러를 기본으로 하여 설계된 비율조정 비례지분 스케쥴러는 연속 미디어의 시간 제약적인 특성을 고려한 스케줄링 알고리즘이다. 일반적인 태스크를 위해 설계된 스트라이드 스케쥴러는 자원 할당에 있어서 공정성과 예측가능성을 보장한다. 비율조정 비례지분 스케쥴러에서 연속 미디어의 특성을 고려하기 위해 도입한 비율조정 기는 태스크가 지분보다 더 많은 자원을 할당받지 않도록 조정해 준다. 그러나 엄격한 비율조정 기로 인해 비율조정 비례지분 스케쥴러는 자원 할당의 공정성을 보장하지 못하다. 본 논문에서 제시하는 수정된 비례지분 스케줄러는 연속성, 시간 제약성과 같은 연속 미디어의 특성을 고려한다. 본 논문에서 제시하는 스케줄링 알고리즘은 자원 할당의 공정성을 유지하여 과부하시에 성능이 점진적으로 저하됨을 보였고 비율조정 비례지분 스케쥴러보다 문맥교환에 있어 좀 더 나은 성능을 보였다.