• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 한국산학기술학회논문지
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• 제13권11호
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• pp.5512-5517
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• 2012

본 논문에서는 만족스런 서비스 품질을 제공하는 페트리 네트 기반의 멀티미디어 동기화 모델을 제안한다. 제안한 모델은 실시간 특징을 나타내는 데이터의 서비스 품질을 보장할 수 있는 가변적 버퍼를 적용하였다. 본 논문은 동기화 구간 조정을 처리하기 위해 지연 지터를 적용함으로써 트래픽 증가로 인한 미디어 데이터의 손실 시간 및 지연시간의 변화로 인한 데이터 손실을 감소시켰다. 그리고 스무딩 버퍼의 대기 시간을 가변으로 처리함으로써 지연시간의 변화로 인한 불연속을 감소시켰다. 제안된 논문은 고품질 서비스의 보장을 요구하는 시스템에 적합하며, 재생율 증가와 손실율 감소 등 서비스 품질을 향상시켰다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.73-79
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• 2011

This paper describes a reset-free delay-locked loop (DLL) for a memory controller application, with the aid of a hysteresis coarse lock detector. The coarse lock loop in the proposed DLL adjusts the delay between input and output clock within the pull-in range of the main loop phase detector. In addition, it monitors the main loop's lock status by dividing the input clock and counting its multiphase edges. Moreover, by using hysteresis, it controls the coarse lock range, thus reduces jitter. The proposed DLL neither suffers from harmonic lock and stuck problems nor needs an external reset or start-up signal. In a 0.13-${\mu}m$ CMOS process, post-layout simulation demonstrates that, even with a switching supply noise, the peak-to-peak jitter is less than 30 ps over the operating range of 500-1200 MHz. It occupies 0.04 $mm^2$ and dissipates 16.6 mW at 1.2 GHz.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.259-262
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• 2012

본 논문에서는 125 MHz 동작 주파수에서 64개 위상의 클럭을 출력하는 지연 고정 루프 (DLL: delay-locked loop)을 제안한다. 제안된 다중 지연 고정 루프는 delay line의 선형성을 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. CMOS multiplexer와 inverter-based interpolator를 이용하여 $4{\times}8$ matrix 기반의 delay line에서 출력된 32개 위상의 클럭으로부터 64개 위상의 클럭을 생성한다. 또한 DLL에서 harmonic lock을 방지하기 위해 클럭의 duty cycle ratio에 무관한 initial phase locking을 위한 회로가 제안된다. 제안된 지연 고정 루프는 1.8 V의 공급전압을 이용하는 $0.18-{\mu}m$ CMOS 공정에서 설계된다. 시뮬레이션된 DLL은 40 MHz에서 200 MHz의 동작 주파수 범위를 가진다. 125 MHz 동작 주파수에서 최악의 위상 오차와 jitter는 각각 +11/-12 ps와 6.58 ps이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.715-718
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• 2016

우주 비행체의 온보드(on-board) 데이터 처리를 위해 고안된 스페이스와이어(SpaceWire)에는 네트워크의 시각 동기화를 위한 타임코드(time-code)가 정의되어있다. 타임코드가 네트워크를 통하여 전송되는 과정에서 전송 지연 및 지터(jitter)가 발생하며 이것은 시각 동기화 오차의 주요 원인이 된다. 본 논문은 스페이스와이어 표준에 정의되어 있는 타임코드를 확장하여 스페이스와이어 네트워크의 시각 동기화 오차를 줄이는 방안을 제안한다. 제안된 방안은 타임코드의 전송 지터에 따른 오차를 제거하고 타임코드가 링크를 거칠 때마다 발생하는 전송 지연을 제거할 수 있다. 그리고 그 효과는 OMNeT++을 이용하여 개발된 스페이스와이어 네트워크 시뮬레이션 환경을 이용하여 검증한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
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• pp.2806-2808
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• 2005

The Controller Area Network (CAN) is being widely used for real-time control application and small-scale distributed computer controller systems. When the stuff bits are generated by bit-stuffing mechanism in the CAN network, it causes jitter including variations in response time and delay. In order to eliminate this jitter, stuff bit must be controlled to minimize the response time and reduce the variation of data transmission time. At first, this paper shows that conventional CAN protocol causes the transmission time delay. Secondly, this paper proposes the method to reduce the stuff bits by restriction of available identifier. Finally, data manipulation method can be reduced the number of stuff-bits in the data field. The proposed restriction method of ID and manipulating data field are pretty useful to the real-time control strategy with respect to performance. These procedures are implemented in local controllers of the ISHURO (Inha Semyung Humanoid Robot).

• 한국통신학회논문지
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• 제34권4B호
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• pp.387-393
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• 2009

본 논문에서는 VoIP 서비스를 사용하는데 있어서 IP 망에서 음성품질을 저해시키는 요소들을 Emulator를 통해 실험함으로써 음성품질에 영향을 미치는 요소에 대해 분석하였다. 그리고 QoS 분석에서는 실제 망 환경에서 겪을 수 있는 영향요소들에 대한 실측치를 반영하여 망 품질에 대한 망상태의 변화를 분석하였다. 망 품질의 가장 큰 영향을 주는 Delay, Jitter, 패킷손실에 대해 실측한 데이터는 IP망에서의 고품질의 VoIP 서비스를 제공하는 기반이 될 것으로 기대한다.

• 전기학회논문지
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• 제61권2호
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• pp.324-328
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• 2012

A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.319-329
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• 2016

High-level design aids are mandatory for design of a continuous-time delta-sigma modulator (CTDSM). This paper proposes a top-down methodology design to generate a noise transfer function (NTF) which is compensated for excess loop delay (ELD). This method is applicable to low pass loop-filter topologies. Non-ideal effects including ELD, integrator scaling issue, finite op-amp performance, clock jitter and DAC inaccuracies are explicitly represented in a behavioral simulation of a CTDSM. Mathematical modeling using MATLAB is supplemented with circuit-level simulation using Verilog-A blocks. Behavioral simulation and circuit-level simulation using Verilog-A blocks are used to validate our approach.

• 제어로봇시스템학회논문지
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• 제15권11호
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• pp.1144-1149
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• 2009

This paper deals with the time synchronization problem over SpaceWire links. SpaceWire is a standard for high-speed links and networks between spacecraft components, which was invented for better, cheaper, faster on-board data handling in spacecraft. The standard defines Time-Code for time distribution over SpaceWire network. When a Time-Code is transmitted, transmission delay and jitter is unavoidable. In this paper, a mechanism to remove Time-Code transmission delay and jitter over SpaceWire links is proposed and implemented with FPGA for validation. The proposed mechanism achieves high resolution clock synchronization over SpaceWire links, complies with the standard and can be easily adopted over SpaceWire network.