• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2015.07a
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• pp.560-563
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• 2015

동영상 부호화 표준, HEVC(High Efficiency Video Coding)는 부호화 성능을 극대화하기 위해 총 35 개의 화면내 예측 모드를 사용한다. 화면내 예측 모드는 각도를 가진 모드와 각도가 없는 모드로 구성된다. 부호화 성능을 높이기 위해 사용한 다수의 화면내 예측 모드 방법은 HEVC 부호화기의 복잡도를 증대 시키는데 큰 역할을 하게 된다. 본 논문은 총 35 개의 화면내 예측 모드 중 현재 블록의 주변 블록 정보로부터 얻을 수 있는 예측 모드들 및 각도를 대표하는 예측 모드들을 선별적으로 추려서 후보 예측 모드를 결정하고, 평가 과정을 거쳐 해당 후보 모드 중에서 최종 화면내 예측 모드를 결정한다. 본 제안 방법은 35 개의 전체 화면내 예측 모드 중 소수의 후보 모드만을 평가함으로써 HEVC 표준의 화면내 예측 및 부호화 과정의 복잡도를 감소시키려 한다. 제안 방법을 다양한 테스트 시퀀스에 적용한 결과, 35 개 화면내 예측 모드를 전부 사용한 경우와 비교하여 1.1%의 BD-rates 이 증가하면서 18.7%의 부호화기 복잡도를 감소시킬 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.12C
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• pp.1055-1061
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• 2008

H.264 is the prominent video coding standard in various applications such as real-time streaming and digital multimedia broadcasting, since it provides enhanced compression performance, error resilience tools, and network adaptation. Compression efficiency of H.264 has been improved, however, it requires more computing and memory access than traditional methods. In this paper we proposed adaptive intra fast algorithm for real-time video surveillance system reducing the encoding complexity of H264/A VC. For this aim, temporal interrelationship between macroblock in the previous and the current frame is used to decide the encoding mode of macroblock fast. As a result, though video quality was deteriorated a little, less than 0.04dB, and bit rate was somewhat increased in suggested method, however, proposed method improved encoding time significantly and, in particular, encoding time of an image with little changes of neighboring background such as surveillance video was more shortened than traditional methods.

• Journal of Broadcast Engineering
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• v.13 no.1
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• pp.137-151
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• 2008

H.264/AVC is showed high coding efficiency more than previous video coding standard by using new coding tools. Specially, Variable block-based motion estimation and Rate-Distortion Optimization are very important coding tools in H.264/AVC. These coding tools have high coding efficiency, however the encoder complexity greatly increase due to these coding tools. In this paper, we propose early SKIP mode decision and selective inter/intra mode decision to reduce the computational complexity. Simulation results show that the proposed method could reduce encoding time of the overall sequences by 30% on average than JM 10.2 without noticeable degradation of coding efficiency. Besides, the proposed method runs over twice as fast as the previous proposed Fast Coding Mode Selection method (FCMS)[5].

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2019.11a
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• pp.24-26
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• 2019

본 논문에서는 최신 비디오 압축 표준인 HEVC 를 기반으로, 영상의 화면 내 예측 모드를 결정하기 위하여 기존의 RDO 프로세스 대신 합성곱 신경망을 접목시켜 예측 모드를 결정하는 연구를 진행하였다. 네트워크 학습에는 실제 화면 내 예측 모드를 결정하는 데 사용되는 데이터들이 사용되었다. 실험 결과 본 제안 기법은 HM 16.20 대비 0.05%의 부호화 성능 향상을 보였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2015.11a
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• pp.145-146
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• 2015

HEVC(High Efficient Video Coding)는 H.264/AVC 대비 하여 50% 정도의 높은 압축률을 보이지만 인코더의 복잡도가 크게 증가하였다. 이러한 높은 복잡도로 인한 실사용에 있어서의 문제를 줄이기 위하여 본 논문에서는 변환계수의 분포와 cbf(coded block flag)를 이용하여 예측블록의 크기를 빠르게 결정짓는 방법을 제안한다. 제안된 방법은 HM16.0 대비 42%의 부호화 속도를 향상시켰으며 1.9%의 성능 감소를 갖는다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.112-115
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• 2008

In this paper, we propose H.264 High Profile Encoder Intra Prediction module. This designed module can be operated in 306 cycle for one-macroblock. To verify the Encoder architecture, we developed the reference C from JM 13.2 and verified the our developed hardware using test vector generated by reference C. We adopt plan removal and SAD calculation to reduce the Hardware cost and cycle. The designed circuit can be operated in 133MHz clock system, and has 250K gate counts using TSMC 0.18um process including SRAM memory.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06d
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• pp.251-254
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• 2008

H.264/AVC의 확장 표준으로 제정된 SVC는 공간적 확장성의 압축 효율을 높이기 위해 기존 H.264/AVC에서 제공하는 인트라 예측과 인터 예측뿐만 아니라 계층 간 예측을 추가로 수행한다. SVC 표준의 인트라 예측 과정은 부호화가 가능한 모든 모드를 부호화한 후에 최적의 RD(Rate Distortion) 값을 갖는 모드를 선택하기 때문에 계층 간 예측이 추가되어 연산량이 더욱 증가되는 문제점이 있다. 본 논문에서는 공간적 향상 계층에서 인트라 예측 시 연산량을 효과적으로 감소시킬 수 있는 빠른 인트라 예측 모드 결정 방법을 제안한다. 매크로블록 내 경계의 평탄 여부를 조사하여 미리 Intra_BL 모드를 결정하는 방법으로 모드 선택에 따른 RD 값 비교 과정을 줄임으로써 SVC 표준의 인트라 예측 방법보다 연산량이 크게 감소되었다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2006.11a
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• pp.117-120
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• 2006

최근 표준이 완료된 H.264/AVC는 기존의 비디오 압축 표준과 비교하여 높은 압축 성능을 보이지만 부호기에서 사용되는 Rate-Distorion Optimization(RDO) 기술은 모든 매크로블록 모드에 대해 부호화 과정을 수행 후 최적의 매크로블록 모드를 결정하기 때문에 부호기의 복잡도를 상당히 증가시킨다. 본 논문에서는 부호화할 블록 내의 가로와 세로 방향의 화소 유사성 정보를 이용하는 H.264/AVC의 화면 내(Intra) 예측을 위한 새로운 고속 모드 결정 방법을 제안한다. RDO를 통해 최적의 모드로 결정된 화면 내 예측 모드의 블록 내 가로와 세로 방향의 화소 유사성을 분석해 본 결과, 예측 모드에 따라서 그 유사성이 뚜렷한 차이를 보이는 것으로 나타났다. 따라서 제안하는 방법은 화소 유사성 정보를 이용하여 후보 블록 모드의 수를 줄임으로서 PSNR(peak signal-to-noise ratio)의 감소가 거의 없이 화면 내 부호화 시간을 평균 약 70% 가까이 줄일 수 있었다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2018.06a
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• pp.188-189
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• 2018

본 논문에서는 색차 성분의 화면내 예측 모드인 CCLM( Cross Component Linear Model) 의 계산 복잡도 감소를 위하여 휘도 성분의 화면내 예측 모드에 따라 주변 참조 샘플 쌍을 선택적으로 사용하는 방법을 제안한다. 제안하는 방법은 총 67 가지 화면내 예측 모드를 3 개의 구간으로 나누고 각 구간별로 사용하는 참조 샘플 쌍의 위치를 정하여 사용하였다. 제안하는 방법의 성능 평가를 위하여 AI( All Intra) 환경에서 JEM7.0 대비 부호화 성능을 측정하였다. 실험결과로서 제안하는 방법이 JEM7.0 대비 Y, U, V 각각 평균 0.04%, 0.61%, 0.62% 의 BD-rate 손실 및 평균 2%, 최대 8% 부호화 시간 감소를 보인다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.12
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• pp.93-101
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• 2007

Small area and low power implementation are important requirements for various multimedia processing hardware, especially for mobile environment. This paper presents a hardware architecture of H.264/AVC Intra Prediction module aiming on small area and low power. A single arithmetic unit was shared and processed sequentially for all mode decisions and computations to predict an image frame. As a result, we could get smaller area and smaller memory size compared to other existing implementations. The proposed architecture was verified using the Altera Excalibur device, and the implemented hardware has been described in Verilog-HDL and synthesized on Samsung STD130 0.18um CMOS Standard Cell Library using Synopsys Design Compiler. The synthesis result was about 11.9K logic gates and 1078 byte internal SRAM and the maximum operating frequency was 107Mhz. It consumes 879,617 clocks to process one QCIF frame, which means it can process 121.5 QCIF$(176\times144)$ frames per second, therefore it shows that it can be used for real time H.264/AVC encoding of various multimedia applications.