• 컴퓨터교육학회논문지
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• 제8권5호
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• pp.129-137
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• 2005

설계 명세를 이용하여 결함경향성이 많은 부분을 예측하는 위험도 예측 모델은 대형 통신 시스템 같이 결과 산물이 매우 큰 시스템의 개발비용을 낮추는데 중요한 역할을 하고 있다. 복잡도 메트릭에 기반한 많은 위험도 예측 모델들이 제안되었지만 그들 대부분은 모델 훈련을 위한 훈련 데이터 집합을 필요로 하고, 설계 개체들을 위험 그룹과 비위험 그룹으로 나누는 기능만 지닌 분류 모델들이었다. 본 논문에서는 두가지 형태의 검증된 혼성 메트릭들을 사용하는 새로운 예측 모델 HMM을 제안한다. HMM의 장점은 설계 개체의 위험도를 정량화함으로써 모델 훈련을 위한 훈련 데이터 집합이 필요 없다는 것과 개체 간에 위험도 비교가 가능하다는 것이다. HMM의 유용성을 보이기 위해 여러 내부 특성들과 예측 정확도 비교를 통해 잘 알려진 예측 모델인 역전파 신경망 모델(BPM)과 HMM을 비교하였다.

• 한국항행학회논문지
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• 제17권5호
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• pp.560-567
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• 2013

본 논문에서는 일반적으로 사용되고 있는 개발 및 분석용 프로그램을 이용하여 시험요구서가 개발되지 않은 ASIC을 대상으로 결함을 검출하는 방법을 제안한다. 시험요구서가 없는 경우, 회로의 동작을 파악하기 힘들어 어떤 칩에서 결함이 발생하였는지 발견하기 어렵다. 따라서 ASIC의 로직 데이터를 분석하여 결함 검출을 위한 시험요구서를 작성하고, 시험요구서에 따라 제작된 Dynamic Pattern 신호를 이용하여 게이트 레벨에서 입출력 핀 신호 제어를 통해 고장진단을 한다. 실험결과 제안된 기법을 비메모리 회로에 적용하여 우수한 결함 검출능력을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권9호
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• pp.275-284
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• 2016

원자력분야에서 사용되는 안전관련 소프트웨어는 계획단계부터 설치단계까지의 전 생명주기 공정을 통해 개발과 확인검증, 안전성 분석, 그리고 품질보증 활동을 수행해 소프트웨어의 안전성을 보장하고 있다. 그러나 이러한 개발과 검증공정을 통한 평가는 시간과 비용을 많이 필요로 한다. 또한, 소프트웨어의 품질을 향상시키기 위해 다양한 활동을 수행했다고 주장하지만, 어느 정도의 품질이 향상되었는지 확인하기에는 한계가 있다. 이러한 한계를 극복하기 위해서 정량적인 평가를 수행할 수 있는 소프트웨어 신뢰도 계산 방법을 제안한다. 특히, 소프트웨어가 사용하는 메모리 공간에 고장을 주입하여 소프트웨어의 고장을 모사하고, 주입된 고장에 가중치를 부여하여 고장 민감도에 차이를 두고, 감지능력을 평가하여 소프트웨어 고장율을 계산한다. 이러한 고장율을 활용하여 소프트웨어 신뢰도 계산을 수행하면 정량적인 평가결과를 획득할 수 있게 된다.

• 정보처리학회논문지D
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• 제10D권4호
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• pp.689-696
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• 2003

설계 개체의 결함경향성을 판별하는 위험도 예측 모델은 분석이나 설계 같은 소프트웨어 개발 초기 단계에서 시스템의 문제 부분들을 찾아 내는데 사용된다. 복잡도 메트릭에 기반한 많은 위험도 예측 모델들이 제안되었지만 그들 대부분은 모델 훈련을 위한 훈련데이터 집합을 필요로 하는 모델들이었다. 하지만 대부분의 개발집단은 훈련데이터 집합을 보유하고 있지 않기 때문에 이들 모델들은 대부분의 개발집단에서 사용될 수 없다는 커다란 문제점이 있었다. 이러한 문제점을 해결하기 위해 본 논문에서는 Kohonen SOM 신경망을 이용하여 훈련데이터 집합을 사용하지 않는 새로운 예측 모델 KSM을 제안한다. 여러 내부 특성들과 모델 사용의 용이성 그리고 모의실험을 통한 예측 정확도 비교를 통해 KSM을 잘 알려진 예측 모델인 역전파 신경망 모델(BPM)과 비교하였으며 그 결과 KSM의 성능이 BPM에 근접하다는 것을 보였다.

• Journal of Electrical Engineering and Technology
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• 제5권3호
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• pp.371-378
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• 2010

Most modern wind turbines employ a doubly-fed induction generator (DFIG) system due to its many advantages, such as variable speed operation, relatively high efficiency, and small converter size. The DFIG system uses a wound rotor induction machine so that the magnetizing current of the generator can be fed from both the stator and the rotor. We propose a protection algorithm for a DFIG based on a d-q equivalent circuit in the time domain. In the DFIG, the voltages and currents of the rotor side and the stator side are available. The proposed algorithm estimates the instantaneous induced voltages of magnetizing inductance using those voltages and currents from both the stator and the rotor sides. If the difference between the two estimated induced voltages exceeds the threshold, the proposed algorithm detects an internal fault. The performance of the proposed algorithm is verified under various operating and fault conditions using a PSCAD/EMTDC simulator.

• 대한전기학회논문지
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• 제45권4호
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• pp.490-500
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• 1996

The conventional method to deal with current transformer (CT) Saturation is over dimensioning of the core so that CTs can carry up to 20 times the rated current without exceeding 10% ratio correction. However, this not only reduces the sensitivity of relays as some errors may still be present in the secondary current when a severe fault occurs, but also increases the CT size. This paper presents an algorithm for compensating the distorted secondary current of iron-cored CTs under CT saturation using the magnetization (flux-current : .lambda.-i) curve and its performance is examined for fault currents encountered on a typical 345[kV] Korean transmission system, under a variety of different system and fault conditions. In addition, the results of hardware implementation of the algorithm using a TMS320C10 digital signal processor are also presented. The proposed algorithm can improve the sensitivity of relays to low level internal faults, maximize the stability of relays for external faults, and reduce the required CT core cross-section significantly. (author). refs., figs.

• 전력전자학회논문지
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• 제26권6호
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• pp.381-389
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• 2021

Most diagnosis approaches rely on historical failure data that might not be feasible in real operating conditions because the battery voltage and internal parameters are nonlinear according to various operating conditions, such as cell-to-cell configuration and initial condition. To overcome this issue, the estimator and the predictor require integrated approaches that consider comprehensive data, with the degradation process and measured data taken into account. In this paper, vector autoregressive models (VAR) with various parameters that affect overdischarge to the cell in the battery pack were constructed, and the cell-to-cell parameters were identified using an adaptive model to analyze the influence of failure prognosis. The theoretical analysis is validated using experimental results in terms of the feasibility and advantages of fault prognosis.

• 한국음향학회지
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• 제18권1호
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• pp.92-96
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• 1999

CMOS 기술이 발달됨으로써 고집적화에 따른 합선고장이 상대적으로 증가하고 있다. IDDQ 테스트는 기능테스트로 검출하기 어려운 합선고장을 효율적으로 검출하여 회로의 신뢰성을 향상시키는 기법이다. 본 논문에서는 테스트 대상 논리회로의 각 게이트 내부에서 발생 가능한 합선고장에 대한 시뮬레이션을 수행하기 위한 IDDQ 테스트용 고장 시뮬레이터를 개발하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제48권2호
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• pp.127-132
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• 1999

Both motion of free metallic particles from which most GIS internal failures are caused and partial discharges from the particles were examined using EHV GIS test chamber. Effects from particle length and gas pressure which are main factors to lead to breakdown failure were investigated theoretically and experimentally. Magnitude of both lift-off voltage and partial discharge inception voltage were measured respectively and, through these measurements, this paper showed the possibility of predicting breakdown fault and of taking action to prevent the fault in advance. The measurement of partial discharge when the particles began to move could be adopted to decide minimum sensitivity in developing predictive diagnostic equipments. Both the amount of apparent discharge and real discharge in GIS were examined theoretically and experimentally, then experimental results were analyzed on the basis of the theory.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.397-400
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• 1999

As the result of enhancement of CAD, Design Automation and manufacturing technology, it's on the increasing complexity, integration ratio, data signals, and pin count to IC chips. This brings about difficulties of testing, and incresing test time. Now One of the most cost-consuming procedure as integration ratio increases is the testing step. In this paper, we propose a new method, “Efficient TP(test point) assignment algorithm” using “input grouping”, This is helpful method to reducing test length without losing fault coverage. Experimental results show that proposed method reduces test length remarkably and doesn't miss fault coverage, with low hardware overhead Increasing.