• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.499-502
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• 1999

This paper presents a PCI (Peripheral Component Interconnect) controller embedded in a multimedia processor, called FLOVA (FLOating point VLIW Architecture), targeting for 3D graphics applications. Fast I/O interfaces are essential for multimedia processors which usually handle large amount of multimedia data. Therefore, in FLOVA, PCI bus is adopted for I/O interface due to fast burst transaction. However, there are several problems in implementation and verification to use burst transaction of PCI. It is difficult to handle data transaction between two units which have two different operating frequency. FLOVA has more higher operating frequency about 100MHz than that of PCI local bus and it makes lower utilization of FLOVA bus. Also, traditional simulation is not sufficient for verification of PCI functionality. In this paper, we propose buffering schemes to implement the PCI controller with wide bandwidth and high bus utilization. Also, this paper shows how to verify the PCI controller using real PCI bus environments before its fabrication.

• 한국시뮬레이션학회논문지
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• 제6권2호
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• pp.45-57
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• 1997

MAC (media access control) bridge is used to interconnect separate LANs and to relay frames between the BLANs (bridged LANs). Bridge architecture consists of MAC entity, MAC relay entity and bridge protocol entity protocol entity and performs learning, filtering and forwarding functions using filtering database. In this paper, we simulate these functions of bridge and the STP (spanning tree protocol). The STP derives an active topology from an arbitrarily connected BLAN. Our simulation model assumes a BLAN consisted of three bridge forming a closed loop. In order to remove the loop, each bridge process exchanges configruation BPDU (bridge protocol data unit0 with other bridge processes connected to the bridge itself. To simulate the communication between bridges, we implement the IPC (inter-process communication) server using message queues. Our simulation results show that the assumed BLAN contains no closed loop and then there is no alternative route and no unnecessary traffic.

• 전자통신동향분석
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• 제35권2호
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• pp.89-103
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• 2020

Knowledge of the technology, characteristics, and market trends of the latest CPUs used in smartphones, computers, and supercomputers and the research trends of leading US university experts gives an edge to policy-makers, business executives, large investors, etc. To this end, we describe three topics in detail at a level that can help educate the non-majors to the extent possible. Topic 1 comprises the design and manufacture of a CPU and the technology and trends of the smartphone SoC. Topic 2 comprises the technology and trends of the x86 CPU and supercomputer, and Topic 3 involves an optical network chip that has the potential to emerge as a major semiconductor chip. We also describe three techniques and experiments that can be used to implement the optical network chip.

• 전자통신동향분석
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• 제35권2호
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• pp.120-136
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• 2020

Knowledge of the technology, characteristics, and market trends of the latest CPUs used in smartphones, computers, and supercomputers and the research trends of leading US university experts gives an edge to policy-makers, business executives, large investors, etc. To this end, we describe three topics in detail at a level that can help educate the non-majors to the extent possible. Topic 1 comprises the design and manufacture of a CPU and the technology and trends of the smartphone SoC. Topic 2 comprises the technology and trends of the x86 CPU and supercomputer, and Topic 3 involves an optical network chip that has the potential to emerge as a major semiconductor chip. We also describe three techniques and experiments that can be used to implement the optical network chip.

• 전자통신동향분석
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• 제35권2호
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• pp.104-119
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• 2020

Knowledge of the technology, characteristics, and market trends of the latest CPUs used in smartphones, computers, and supercomputers and the research trends of leading US university experts gives an edge to policy-makers, business executives, large investors, etc. To this end, we describe three topics in detail at a level that can help educate the non-majors to the extent possible. Topic 1 comprises the design and manufacture of a CPU and the technology and trends of the smartphone SoC. Topic 2 comprises the technology and trends of the x86 CPU and supercomputer, and Topic 3 involves an optical network chip that has the potential to emerge as a major semiconductor chip. We also describe three techniques and experiments that can be used to implement the optical network chip.

• 한국멀티미디어학회논문지
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• 제22권8호
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• pp.930-939
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• 2019

High-Level Architecture(HLA)/Run-Time Infrastructure(RTI) are standards for distributed simulation systems and offer a technology to interconnect them and form one single simulation system. In defense domain, M&S is the only way to prove effectiveness of weapon systems except for Live Fire Testing (LFT). This paper focuses on guided missile simulations in weapon systems for engagement analyses and proposes the integrated flying vehicle model that is based on HLA/RTI. There are a lot of missiles in real world; therefore, we should develop each missile models in M&S in order to apply battlefield scenarios. To deal with the difficulties, in this paper, firstly, I classify these missiles into three models: ballastic, cruise, and surface-to-air missile models, and then I design each missile model and integrates them into a single model. This paper also offers a case study with my integrated flying vehicle model. At the conclusion, this paper presents contributions of this paper.

• 전기학회논문지
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• 제68권2호
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• pp.364-369
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• 2019

Generally, since memory chips should be tested all, considering its volume, the reduction in test time for detecting faults plays an important role in reducing the overall production cost. The parallel testing of chips in one ATE is a competitive solution to solve it. In this paper, NOC is proposed as test interface architecture between DUTs and ATE. Because NOC can be extended freely, there is no limit on the number of DUTs tested at the same time. Thus, more memory can be tested with the same bandwidth of ATE. Furthermore, the proposed NOC-based parallel test method can increase the efficiency of channel usage by packet type data transmission.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.94-101
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• 2010

최근 여러 개의 프로세서 및 메모리를 한 개의 칩에 구현하여 다양한 알고리즘을 구현하는 Multi-Processor System-on-Chip (MPSoC) 설계가 가능해지면서, 프로세서 간 interconnection을 최적화 하는 문제가 중요해졌다. Application에 따라서 최적 interconnection이 다르기 때문에, 체계적으로 다양한 사양에 적합한 interconnection 구조를 설계하는 방법이 필요하다. 본 논문에서는 프로세서가 4~16개 정도인 MPSoC application에서는 버스 구조가 적절한 점에 주목하여, 간단한 arbitration이 특징인 Single Arbitration Multiple Bus Accesses (SAMBA) 형 버스 구조를 이용하여, 다양한 application에 대한 성능 제약 조건을 만족하는 저비용 버스 구조를 찾는 새로운 방법을 제안하였다. 다양한 Application을 실험에 이용하여, 제안한 방법으로 성능 제약 조건 내에서 저비용 버스 구조를 찾았다. 같은 성능으로 최적화 전의 구조에 비해서 버스 분할에 필요한 로직 사용이 경우에 따라 약 50% 이상 감소한다. 또한 다양한 성능 조건에 대한 저비용 버스 구조를 찾을 수 있었다.

• 대한전자공학회논문지TC
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• 제47권6호
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• pp.49-57
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• 2010

인터넷을 통한 TV 서비스는 다양한 형태로 나타나지만, 금후 IMS 기반 IPTV 서비스를 제공하는 형태가 유력한 방식 중 하나이다. 따라서 IMS 기반 IPTV 시스템에 인터넷을 중심으로 하는 웹기반 IPTV 사업자가 IMS 기반 IPTV 가입자에게 서비스를 제공하는 방법에 대해 연구한다. 웹기반 콘텐츠 사업자를 IMS 기반 IPTV에 접속 가능한 3가지 방안을 제시한다. 그 중 하나는 IMS의 I-CSCF에 접속할 때, DNS 서버 및 HSS 서버를 이용하는 2가지 방식, 다른 방안으로는 IMS의 S-CSCF에 접속되어 서비스를 제공하는 방식이다. 그리고 제시한 3가지 방식의 특성 평가를 위해, 인터넷 중심의 웹기반 콘텐츠 사업자를 수용에 따라 발생하는 트래픽 특성과 각 방식별로 트래픽 모델에 대해서도 분석한다. 이를 기본으로 시뮬레이션 모델을 통해 제안한 3방식에 대해 세션 설정지연 시간을 분석하고, CSCF에 Gateway AS을 매개로하여 서비스를 제공하는 방식이 세션 설정 지연 특성 관점에서 가장 우수함을 분명히 한다. 또 IPTV 시스템의 전송 프로토콜 및 다중화 방법에 대해 간단히 설명한다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.33-44
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• 2011

본 연구에서는 AMBA 3.0 AXI 프로토콜을 사용하여 고성능 및 저전력이 요구되는 MPSoC에 적합한 하이브리드 온-칩 버스구조를 설계하였다. AXI의 채널 중에서 트래픽이 많은 쓰기데이터 채널 및 읽기데이터 채널은 Crossbar 버스구조로 설계하여 고속 처리를 가능하게 하였다. 또한 MPSoC에서의 컴포넌트 추가에 따른 오버헤드(회로크기, 연결회선, 전력소모 등)를 줄이기 위해 트래픽이 적은 주소 채널과 쓰기 응답 채널은 Shared 버스구조로 공유하도록 설계하였다. 본 연구에서는 Hybrid 버스구조의 검증을 위해 Shared 버스구조 및 Crossbar 버스구조와 함께 시간, 공간, 파워 영역에서 각각 비교 실험하였다. $16{\times}16$ 버스 실험에서 Hybrid 버스구조는 Crossbar 버스구조와 비교해서 마스터의 대기시간은 약 9%, 전체 실행시간은 약 4%의 차이에 그쳐 비슷한 성능을 보여준다. 반면 오버헤드에서는 Crossbar 버스구조와 비교하여 회로 크기는 47%, 연결 회선 수는 52%, 동적 전력 소모는 66%의 감소 효과를 보인다. 따라서 본 연구에서 설계한 하이브리드 온-칩 버스구조는 Crossbar 버스 구조와 비교하여 고성능 및 저전력이 요구되는 MPSoC 인터커넥션에 매우 효과적임을 보이고 있다.