• ETRI Journal
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• 제26권5호
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• pp.505-508
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• 2004

We propose a new arbitration method for an input buffered switch with a buffered crossbar. In the proposed method, an exhaustive polling method is used to decrease the synchronization. Using an approximate analysis, we explain how the proposed method improves the switch performance. Also, using computer simulations, we show the proposed method outperforms the previous methods under burst traffic.

• 정보처리학회논문지C
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• 제10C권4호
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• pp.485-492
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• 2003

본 논문에서는 ATM 스위치에서 복수개의 입력버퍼를 사용하는 경우 HOL 블록킹에 의한 성능 저하의 영향을 최소화하기 위하여 입력버퍼 방식을 개선한 그룹형 버퍼 방식의 새로운 스위치구조를 제안한다. 스위치 내부 구조는 네트워크의 구조적 특성에 따라 분할된 서브 네트워크들을 단계별로 재귀적 방법으로 그룹화하여 구성된다. 이것은 블록된 셀을 전송하기 위하여 그룹간에 추가적인 경로와 버퍼를 제공하게 함으로써 HOL 블록킹에 의한 영향을 감소시킬수 있으며, 따라서 스위치의 성능이 향상되는 결과를 나타낸다. 처리율, 셀 손실율, 지연, 시스템 파워 등의 척도를 고려한 시뮬레이션을 통하여 기존의 모델과 비교, 분석하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1997년도 추계학술대회 발표논문집:21세기를 향한 정보통신 기술의 전망
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• pp.147-161
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• 1997

In the future, the performance of B-lSDN offering the multimedia and a various service depends on the performance of switch that is the important factor consisting of network. Bufferless banyan network consisted of MIN(multistage interconnection network) selected for- the fabric of ATM switch and has a limitation of performance because of blocking. Input buffered banyan networks with FIFO(first-in first-out) buffering scheme for the reduction of blocking and the cell bypass queueing theory for the reduction of HOL(head of line) blocking were seperately compared of the performance of switch. Specially input buffered banyan networks were applied monotonic buffering scheme that was proposed. As a result of simulation, Buffered Banyan Network with cell bypass queueing theory showed better performance than FIFO type input buffered Banyan network. Monotonic increase buffering scheme showed better performance than Monotonic decrease buffering scheme.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.283-286
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• 2000

One major drawback of conventional output buffered switches is that the speed of writing cells into output buffer should be N times faster than input link speed. This paper proposes a new output buffer switch that divides one output buffer into several buffers and virtually shares the divided buffers by using a distributor. The proposed switch makes it possible to reduce the memory speed. The proposed switch is evaluated in terms of the average cell latency compared with the input buffered switches which use the arbitration alogorithms, i.e., iSLIP or wrapped wave front arbiter(WWFA).

• 한국통신학회논문지
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• 제25권1A호
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• pp.114-121
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• 2000

입력 단 저장방식의 스위치는 최대 수율을 제한하는 HOL(Head-of-line) 블록킹이라는 단점을 지니고 있지만 구현의 간단함을 지닌다는 장점이 있다. 그러나 현재 VOQ(Virtual Output Queueing) 기술을 이용하면 입력 단 저장방식의 스위치에서 보이는 HOL 블록킹에서 완전히 벗어날 수 있어 간단한 구조로 높은 수율을 얻을 수 있게 된다. 본 논문에서 입력 단 저장방식의 ATM 스위치를 위한 새로운 셀 스케쥴링 알고리듬 PPIM(Probabilistic Parallel Iterative Matching)을 제안 한다. 제안된 새로운 알고리듬은 예약 대역폭에 비례하는 가중치를 각각의 입력-출력 링크에 부여함으로써, 기존의 PIM(Parallel Iterative Matching)이 제공하지 못하는 예약된 전송률 보장이 가능하게 한다. 이 알고리듬을 이용한 ATM 스위치는 높은 수율과 낮은 지연 값뿐만 아니라 지터 성능에 있어 기존의 WPIM(Weighted PIM)에 비해 더욱 향상된 성능을 보여준다.

• 한국정보통신학회논문지
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• 제2권1호
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• pp.117-124
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• 1998

본 논문은 입력 버퍼링 구조를 갖는 패킷 스위치에서 윈도우 방식을 이용하는 스위치 성능 개선 구조가 윈도우의 크기를 충분히 크게 하여 성능을 개선할 수 있으나 버스트성 트래픽에 대해서는 충분한 윈도우의 효과를 얻을 수 없는 단점을 개선하기 위하여 버스티 단위로 윈도우를 적용하는 BHA-FIFO 입력 버퍼 구조를 제안한다. 제안된 BHA-FIFO의 성능 분석 연구를 통하여 일반적인 FIFO를 사용하는 윈도우 방식의 스위치 성능은 버스트 길이가 커질 수록 감소하여 최대 처리율이 0.5에 수렴하지만 버스트 단위로 윈도우를 갖는 BHA-FIFO 구성에서는 같은 윈도우 크기에 대하여 제안된 BHA-FIFO 스위치의 성능이 우수하게 개선되었다.

• Journal of Electrical Engineering and information Science
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• 제3권1호
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• pp.28-35
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• 1998

In this paper, an NxN input-buffered crosspoint packet switch which selects a Head of the Line, HOL, packet in contention randomly is analyzed with a new approach. The approach is based on both a Markov chain representation of the input buffer and the probability that a HOL packet is successfully served. The probability as a function of N is derived, and it makes it possible to express the average packet delay and the average number of packets in the buffer as a function of N. The contention resolution policy based on the occupancy of the input buffer is also presented and analyzed with this same approach and the relationship between two selection policies is analyzed in terms of the occupancy of the input buffer.

• ETRI Journal
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• 제40권3호
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• pp.337-346
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• 2018

In this paper, we propose a grant-aware (GA) scheduling algorithm that can provide higher throughput and lower latency than a conventional dual round-robin matching (DRRM) method. In our proposed GA algorithm, when an output receives requests from different inputs, the output not only sends a grant to the selected input, but also sends a grant indicator to all the other inputs to share the grant information. This allows the inputs to skip the granted outputs in their input arbiters in the next iteration. Simulation results using OPNET show that the proposed algorithm provides a maximum 3% higher throughput with approximately 31% less queuing delay than DRRM.

• 정보처리학회논문지C
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• 제10C권4호
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• pp.463-470
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• 2003

ATM망에서 사용하기 위해 다양한 형태의 스위치 구조가 제안되어 왔으며, 다단계 상호 연결망은 오늘날 망연동시 널리 사용되는 ATM 교환시스템을 구성하는 중요한 요소이다. 이러한 상호 연결망에서 가장 잘 알려진 형태중의 하나가 반얀망이다. 반얀망은 라우팅 체계의 단순함과 하드웨어 복잡도가 단순하다는 점 때문에 많이 사용되어 왔으나, 처리 효율이 내부 블록킹과 출력에서의 혼잡도에 의해 크게 제한되는 단점이 있다. 본 논문에서는 스위치 내에서의 이러한 내부 블록킹 및 HOL 블록킹을 피하기 위해 다중 스위칭 패브릭 구조를 사용하는 입력 버퍼형 이중 반얀 스위치 모델을 제안한다. 성능 분석과 시뮬레이션을 통해서 제안한 본 모델이 기존 다른 반얀 스위치 구조에 비해 우수한 96%의 처리율과 낮은 셀 지연을 가지고 있음을 보여준다.

• 한국경영과학회지
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• 제22권2호
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• pp.45-65
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• 1997

We build a queueing model for buffered leaky bucket system. First, we set up system equations and them calculate the steady-state probabilities at an arbitrary time epoch by recursive method. We derive the mean waiting time and the mean number of cells in the input buffer, and evaluate the performance of the buffered leaky bucket system to find the optimal queue capacity and token generation rate that meet the quality of service(QoS).