• 비파괴검사학회지
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• 제33권5호
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• pp.465-471
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• 2013

원전 증기발생기는 원자로 냉각재 계통에서 발생한 열에너지를 터빈 계통의 주급수에 전달하여 터빈을 회전시키기 위한 증기를 생산하는 일종의 열교환기이다. 증기발생기 전열관의 손상은 증기발생기의 구조적 및 누설 건전성 유지 능력을 저해시키기 때문에 주기적으로 와전류검사를 수행하여 전열관의 건전성을 평가한다. 증기발생기 전열관의 건전성 평가는 보통 원자로 연료 재장전 기간 중에 수행된다. 현재 국내 증기발생기 전열관에 적용되는 와전류검사는 KEPIC 및 ASME 코드 요건에 따라 수행되며, 와전류검사 수행에 필요한 검사 시스템은 와전류검사 장치와 수집된 신호를 평가하기 위한 평가 프로그램으로 구성된다. 검사에 적용되는 와전류검사 시스템을 구성하는 핵심기기인 와전류검사 장치는 ASME 및 KEPIC 코드에서 총 고조파 왜곡율, 입출력 임피던스, 증폭기 직선성 및 안정성, 위상 직선성, 대역폭 및 복조필터 응답, 디지털 변환, 채널 간섭 등과 같은 전기적 특성을 측정하도록 규정하고 있다. 이에 따라 본 논문에서는 국내 최초로 개발한 원전 증기발생기 와전류검사 장치의 전기적 특성 측정을 위한 ASME 및 KEPIC 코드 요건을 설명하고, 이 요건에 따른 증기발생기 와전류검사 장치의 전기적 특성의 측정 결과를 제시하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.1-9
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• 2009

가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.

• 한국통신학회논문지
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• 제34권5C호
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• pp.527-539
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• 2009

본 논문에서는 3GPP LTE (3rd Generation Partnership Project Long Term Evolution) MIMO-OFDMA(multiple-input multiple-output-orthogonal frequency division multiple access) 시스템의 하향 링크 수신기를 위한 asynchronous ICI (Inter-Cell Interference) 완화 기법을 제안한다. Multi-cell 환경을 고려한 celluar OFDMA 시스템에서는 기본적으로 frequency reuse factor가 1로 설정되기 때문에 셀 경계에 위치한 UE (User Equipment)의 경우 ICI 영향을 받게 되며, 특히 각기 다른 셀 반경 및 nodeB 간의 거리 차이 등 현실적인 celluar 환경을 고려 할 경우에는 UE 간 타이밍 오류가 가중되어 수신 신호의 주파수 영역의 직교성이 파괴될 가능성이 있다. 따라서 이러한 인접 셀 간섭을 제거 및 완화하기 위하여 수신 OFDM 심볼에 대한 SCM (Spatial Covariance Matrix) 추정이 필요하다. 일반적으로 SCM 추정은 training symbol을 이용함을 가정하지만, 긴 시간 동안 간섭의 통계적 특성을 측정하는 것은 어려울 뿐만 아니라 training symbol이 고려되지 않는 LTE와 같은 MIMO-OFDMA 시스템에는 적합하지 않다. 또한 추정의 정확성을 높이기 위하여 noise reduction 방식이 적용된 추정 기법이 제시되고 있으나, 기존 time-domain low-pass type weighting 방식은 spectral leakage에 의한 추정 에러를 유발하는 단점이 있다. 따라서, 본 논문에서는 noise reduction 효과를 얻으면서 spectral leakage에 의한 SCM 추정 오류를 최소화할 수 있으며, 주파수 영역에의 moving average filter로 구현 가능한 time-domain sinc-type weighting 방식의 SCM 추정 기법을 제안하였으며, 다양한 환경에서의 컴퓨터 모의 실험을 통하여 제안된 방식이 기존의 방식보다 약 3dB 의 SIR (Signal to Interference Ratio) 이득을 보임을 입증하였다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.