• 방송공학회논문지
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• 제18권2호
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• pp.204-214
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• 2013

최근 GPU의 뛰어난 병렬 연산 처리 능력을 이용하여 신호 처리나 통신 시스템을 소프트웨어로 구현하기 위한 다양한 연구가 진행되고 있다. 본 논문에서는 DVB-T에서 사용되는 2K/8K FFT를 GPU를 이용하여 처리함으로써 소프트웨어 모의실험에 소요되는 시간을 줄였다. 우리는 먼저 DTV 전송 표준 방식의 일종인 DVB-T 시스템을 CPU로 구현할 때 소요되는 처리 시간을 모의실험을 통해서 추정한다. 그리고 DVB-T의 핵심 연산 처리기의 일종인 FFT 처리를 NVIDIA사의 대용량 GPU 프로세서를 이용하여 소프트웨어로 구현한다. 본 논문은 CPU와 GPU 간의 데이터 전송에 소요되는 오버헤드를 줄이기 위해 스트림 처리 기법, 외부 전역 메모리 전송 시간을 단축하기 위한 결합 전송 기법 (coalescing), 공유 메모리 활용을 높이기 위한 변수 설계 기법 등을 통해서 연산시간을 대폭 단축하였다. 그 결과 제안된 방식은 DVB-T의 2K/8K FFT 모드의 경우 CPU 기반의 FFT 처리 방식 대비 약 20~30배, NVIDIA사에서 제공하는 FFT 라이브러리 (CUFFT version 2.1) 대비 약 1.8배 그리고 기존에 발표된 타 방식 대비 약 1.5~10배 정도 빠른 처리 능력을 보인다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• 한국통신학회논문지
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• 제29권10A호
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• pp.1223-1229
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• 2004

본 논문에서 ETRI 0.5$\mu\textrm{m}$ MESFET 라이브러리 공정을 이용하여 동작 주파수 5GHz대 저전압구동 가변이득 저잡음 증폭기 MMIC를 설계 및 제작하였다. 이 저잡음 증폭기는 HIPERLAN/2의 Adaptive Antenna Arrays와 함께 사용할 수 있도록 이득조절이 가능하도록 설계하였다. 가변이득 저잡음 증폭기는 2단 캐스케이드 구조이며, 게이트전압에 따라 채널저항이 제어되는 증가형 MESFET과 저항으로 구성된 부귀환 회로를 제안하였다. 제작된 가변이득 저잡음 증폭기의 측정값은 $V_{DD}$ =1.5V, $V_{GG1}$=0.4V, $V_{GG2}$=0.5V일때 5.5GHz의 중심 주파수, 14.7dB의 소신호 이득, 10.6dB의 입력 반사손실, 10.7dB의 출력 반사손실, 14.4dB의 가변이득, 그리고 잡음지수 2.98dB이다. 또한, 가변이득 저잡음 증폭기는 -19.7dBm의 입력 PldB, -10dBm의 IIP3, 52.6dB의 SFBR, 그리고 9.5mW의 전력을 소비한다.다.다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권9호
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• pp.293-300
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• 2014

TDMA(Time Division Multiple Access)는 무선 네트워크에서 한정된 주파수 대역을 일정한 크기의 시간 단위인 슬롯으로 분할하고 사용자가 할당된 슬롯을 이용하여 통신할 수 있는 채널 접속 기술이다. TDMA에 사용되는 기술에 따라 동기와 비동기 방식으로 나눌 수 있다. TDMA의 동기화 과정은 복잡하고, 추가 장비가 필요할 수 있기 때문에 소규모 네트워크에 적합하지 않다. 반면, 비동기 방식의 DESYNC에서는 전역 클록(global clock)이나 기반 시설 도움 없이 동기화를 이룰 수 있다. 하지만 DESYNC는 동기화 완료하는 데 제법 시간이 걸리고, 소요되는 최대 지연 시간이 얼마인지 보장하지 못한다. 그래서 본 논문에서는 소규모 네트워크에 적합한 경량 동기화 기법인 C-DESYNC를 제안한다. C-DESYNC는 참가 하는 노드의 주기 시작 정보를 가지고 있는 GP (Global Packet) 신호와 노드들의 firing 개수를 이용하여 노드의 개수를 파악하고, 이 정보를 이용하여 동기화를 이룬다. 제시하는 알고리즘은 기존의 동기화 방식의 TDMA 기법에 비해 간단하여 비용 측면에서도 효율적이며, 동기화 완료시까지 걸리는 최대 지연시간을 보장한다. 시뮬레이션 결과를 통해서 C-DESYNC는 참가 노드 개수에 관계없이 오직 3 주기 내에 동기화 완료를 보장하는 것을 보여준다.

• 한국의료질향상학회지
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• 제26권1호
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• pp.23-34
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• 2020

Purpose: This qualitative study was conducted to examine the current status and problems concerning the collection of present on admission (POA) indicators and determine how to use these indicators for evaluating the quality of care and degree of patient safety. Methods: A total of 11 health information managers were divided into two groups according to the size of their hospitals. Two focus group discussions (FGDs) were conducted, one for each group, which followed a pre-developed semi-structured guideline. The verbatim transcriptions of the FGDs were analyzed. Results: The majority of participants were concerned about entering POA flags honestly because they did not know how future POA indicators would be used. In particular, for some participants, POA N was a burden that could imply a signal of mismanagement within the medical institution. In addition, the lack of awareness and indifference of physicians regarding POA indicators were some of the difficulties for POA flag entry. Although medical institutions are making efforts to improve the accuracy of POA flagging, many participants mentioned the need to develop real case-oriented POA entry guidelines to improve the accuracy of POA flagging. Conclusion: To increase the validity of POA indicators, it is necessary to increase the level of awareness of POA indicators in physicians and other medical professionals. Furthermore, efforts related to POA indicators by individual medical institutions need to be reflected in the process evaluation.

• 한국산학기술학회논문지
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• 제12권12호
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• pp.5622-5632
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• 2011

이 논문은 Automated Guided Vehicle(AGV)를 이용하여 운영되는 통합물류시스템의 시뮬레이션 실험설계와 분석에 관한 방법을 제시한다. 물류창고의 AGVs(Automated Guided Vehicle system) 성능을 최대로 운영하기 위해선 많은 변수들이 고려되어져야 하는데 대표적 중요 요인에는 차량 대수, 속도, 운행규칙, 부품 타입, 스케줄링, 버퍼 사이즈 등이 있다. 우리는 이 논문에서 다양한 중요요인들 중 (1)처리량 최대화, (2)차량 이용률 최대화 (3)차량 혼잡 최소화, (4)Automated Storage and Retrieval System(ASRS) 이용률 최대화를 고려하기 위해 직교배열(Orthogonal Array)로 실험계획을 수립하였고 이를 이용한 시뮬레이션 기반 분석과 진화전략(Evolution Strategy : ES)를 이용한 최적화를 각각 수행했다. 그 결과 ES에 비해 직교배열이 실험 시간과 회수를 절약하였고 두 결과에 대한 유효성 검사 또한 큰 차이를 나타내지 않았다. 따라서 본 논문에서 제시한 방법을 이용한 분석 방법은 시간, 회수 그리고 실험의 정확성에 대한 분석의 효율성을 증대시킬 것으로 예상되며 통합 물류 시스템 이외의 시스템에도 적용이 가능 할 것으로 생각된다.

• 한국정보전자통신기술학회논문지
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• 제12권4호
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• pp.425-433
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• 2019

본 논문에서는 10m급 무인수상정의 RCS 해석과 함께 RCS 증가 요인을 분석하고 RCS 감소 방안을 도출하였다. 기하학적 형상을 변형시키는 성형기법을 통해 레이다 단면적을 감소시킬 수 있고, 이것을 스텔스 무인수상정 개발에 활용할 수 있음을 확인한다. RCS 감소를 위해 기존의 Top Mast 부분을 함미부분으로 1m 이동시키고 경사각 5도를 준 후 0.5 m 아래로 이동시킨 다음 중앙과 주변 반사 구조물에 대한 영향을 최소화시키기 위해 주변에 Guided Wall을 추가 설치하였다. 기존 모델과의 RCS 해석 값을 비교 분석한 결과 모든 고각에 대해 감소 대책이 적용된 모델이 기존 모델보다 -3.79 dB 이상 낮아진 것을 알 수 있으며, 최대 대푯값은 기존 모델 고각 0도의 12.74 dB에서 6.32 dB로 낮아졌다. 특히, 희생각 영역을 제외한 영역에서 강한 산란 현상이 상당부분 제거된 것을 확인할 수 있다. 또한, Guide wall을 추가한 -5m ~ 2 m 부분의 경우 반사되는 신호가 최대 20 ~ 40 dB 이상 개선되어 2D ISAR 영상에 나타나지 않는 것을 알 수 있다. 무인수상정 RCS 분석은 거리방향 프로파일 분석과 ISAR 영상 분석을 통해 문제 위치를 분석, 식별하는 과정을 설명하였으며, 그에 대한 문제를 해결할 수 있는 RCS 감소 방안을 함께 제시하였다.

• 중소기업연구
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• 제42권4호
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• pp.309-326
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• 2020

초기 단계의 창업기업들의 경우 축적된 실적이 없는 관계로, 기업과 투자자 간에는 항상 정보의 비대칭 문제가 존재한다. 이에 자원 확보의 가능성을 향상시키기 위한 전략으로서 자신들의 기술 및 시장 잠재력을 알릴 수 있는 '신호'를 활용하는 전략이 강조되어 왔다. 정부지원은 공정하고 치열한 경쟁과정을 거친다는 점에서 초기 창업기업에 대해 보다 객관적인 정보를 제공하고 기업의 역량 및 잠재력을 보증하는 신호 기능을 수행할 수 있다. 본 연구에서는 허들 모형을 활용하여 정부지원 및 투자유치 간 양적 관계를 확인하고자 하였다. 분석 결과, 정부지원규모와 투자유치규모 간 비례적 관계를 가지지만, 기술창업기업이 첫 투자를 유치하는 단계를 넘어서는 데는 일정 규모 이상의 정부지원이 요구되는 것으로 나타났다. 이러한 결과는 투자유치여부와 투자유치규모가 결정되는 메커니즘이 상이한 만큼, 신호이론 관점의 연구들이 투자유치과정의 허들 구조를 고려할 필요가 있음을 시사한다. 또한 초기 단계의 기술창업기업이 첫 투자를 유치하는 단계를 넘어서는 데 도움을 줄 수 있는, 즉 '문지방 효과' 창출에 특화된 지원방법이 모색될 필요가 있다고 하겠다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.611-613
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• 2021

최근, 고전컴퓨터(Classic Computer)의 한계를 뛰어넘는 양자컴퓨터(Quantum Computer)에 대한 연구개발이 다양한 분야에서 활발하게 이루어지고 있다. 고전컴퓨터의 전기적인 신호처리와는 다르게 양자역학적인 원리를 사용한 양자컴퓨터는 양자 중첩(Quantum Superposition), 양자 얽힘(Quantum Entanglement)과 같은 다양한 양자역학의 현상/특성을 활용하여 연산을 수행하기 때문에 고전컴퓨터의 연산에 비해 아주 복잡한 연산과정을 거치게 된다. 또한, 큐비트의 종류, 배치, 연결성 등 실제 양자컴퓨터를 구동시키기 위해 구성되는 많은 요소들에 의한 각각의 영향이 양자컴퓨터의 연산 결과와 연산 과정에서 많은 영향을 끼치기 때문에 각각의 요소를 효율적이고 정확하게 활용하기 위해 실제 양자컴퓨터의 구동 이전에 데이터를 시각화하여 오류검증/최적화/신뢰성검증을 할 필요가 있다. 하지만 양자컴퓨터 내부에 구성된 다양한 요소들의 데이터를 전부 시각화 할 경우 직관적으로 원하는 데이터를 파악하는 것이 어렵기 때문에 선별적으로 데이터를 시각화 할 필요가 있다. 본 논문에서는 양자컴퓨터를 구성하는 다양한 요소들의 데이터를 시각화 하여 직관적으로 데이터를 관측하고 활용할 수 있도록 복잡하게 구성되는 양자컴퓨터 내부 회로 구성요소들을 계층적으로 시각화 하는 방법을 제안한다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.