• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.802-809
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• 2014

This paper presents a dual-mode bias modulator (BM) for complementary metal oxide semiconductor (CMOS) power amplifiers (PAs). The BM includes a hybrid buck converter and a normal buck converter for an envelope tracking (ET) mode for high output power and for an average power tracking (APT) mode for low output power, respectively. The dual-mode BM and CMOS PA are designed using a $0.18-{\mu}m$ CMOS process for the 1.75 GHz band. For the 16-QAM LTE signal with a peak-to-average power ratio of 7.3 dB and a bandwidth of 5 MHz, the PA with the ET mode exhibited a poweradded efficiency (PAE) of 39.2%, an EVM of 4.8%, a gain of 19.0 dB, and an adjacent channel leakage power ratio of -30 dBc at an average output power of 22 dBm, while the stand-alone PA has a PAE of 8% lower at the same condition. The PA with APT mode has a PAE of 21.3%, which is an improvement of 13.4% from that of the stand-alone PA at an output power of 13 dBm.

• 음성과학
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• 제10권4호
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• pp.117-124
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• 2003

Speaker recognition is the technology that confirms the identification of speaker by using the characteristic of speech. Such technique is classified into speaker identification and speaker verification: The first method discriminates the speaker from the preregistered group and recognize the word, the second verifies the speaker who claims the identification. This method that extracts the information of speaker from the speech and confirms the individual identification becomes one of the most efficient technology as the service via telephone network is popularized. Some problems, however, must be solved for the real application as follows; The first thing is concerning that the safe method is necessary to reject the imposter because the recognition is not performed for the only preregistered customer. The second thing is about the fact that the characteristic of speech is changed as time goes by, So this fact causes the severe degradation of recognition rate and the inconvenience of users as the number of times to utter the text increases. The last thing is relating to the fact that the common characteristic among speakers causes the wrong recognition result. The silence parts being included the center of speech cause that identification rate is decreased. In this paper, to make improvement, We proposed identification rate can be improved by removing silence part before processing identification algorithm. The methods detecting speech area are zero crossing rate, energy of signal detect end point and starting point of the speech and process DTW algorithm by using two methods in this paper. As a result, the proposed method is obtained about 3% of improved recognition rate compare with the conventional methods.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.623-624
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• 2006

In this paper, we introduce the design and fabrication of V-band power amplifier MMIC with excellent gain-flatness for IEEE 802.15.3c WPAN system. The V-band power amplifier was designed using ETRI' $0.12{\mu}m$ PHEMT process. The PHEMT shows a peak transconductance ($G_{m,peak}$) of 500 mS/mm, a threshold voltage of -1.2 V, and a drain saturation current of 49 mA for 2 fingers and $100{\mu}m$ total gate width (2f100) at $V_{ds}$=2 V. The RF characteristics of the PHEMT show a cutoff frequency, $f_T$, of 97 GHz, and a maximum oscillation frequency, $f_{max}$, of 166 GHz. The gains of the each stages of the amplifier were modified to have broadband characteristics of input/output matching for first and fourth stages and get more gains of edge regions of operating frequency range for second and third stages in order to make the gain-flatness of the amplifier excellently for wide band. The performances of the fabricated 60 GHz power amplifier MMIC are operating frequency of $56.25{\sim}62.25\;GHz$, bandwidth of 6 GHz, small signal gain ($S_{21}$) of $16.5{\sim}17.2\;dB$, gain flatness of 0.7 dB, an input reflection coefficient ($S_{11}$) of $-16{\sim}-9\;dB$, output reflection coefficient ($S_{22}$) of $-16{\sim}-4\;dB$ and output power ($P_{out}$) of 13 dBm. The chip size of the amplifier MMIC was $3.7{\times}1.4mm^2$.

• 디지털융복합연구
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• 제11권11호
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• pp.85-94
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• 2013

본 논문에서는 기존 DTV 커버리지 측정차량의 문제점을 해결하고 효율적으로 전파 음영지역을 찾아내기 위해 고정식 DTV전파측정차량의 기능을 포함하면서도 이동하며 전파수신현황 및 수신상태를 측정할 수 있는 다중 안테나 이동측정시스템을 제안한다. 제안된 시스템은 모두 4개의 무지향성(omni-directional)안테나와 고정측정을 위한 1개의 지향성(directional)안테나를 포함하며, 공간 다이버시티(space diversity)를 활용하여 운용할 수 있도록 각각의 안테나마다 측정장비를 배치하고 각각의 측정값을 실시간으로 수집하고 처리한다. 제안된 시스템의 효용성을 보이기 위해 국내 수신 전파 환경을 3가지 유형으로 모델링하고 이들 지역에서 집중적인 측정을 실시하였다. 또한 측정 결과의 상세한 분석을 토대로 이동측정 및 고정측정간의 상관관계를 밝히고자 하였다. 특히 제안된 시스템의 적용을 위한 실험에는 방송사 현업 실무자들이 측정 및 결과 정리에 공동으로 참여하는 등 객관성을 확보하고자 하였으며 개발 장비를 국책 연구기관의 인위적 난시청 조사사업에 일부 적용하는 등 실제 방송 커버리지 관리 업무에 적극적으로 활용하고 있다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.11-19
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• 2003

폭발성 가스의 증류 및 그 양을 검지하기 위한 4 개의 개별 센서가 한 마이크로 열판 위에 집적된 센서어레이를 개발했다. 이 센서어레이는 각종 가스에 대해 다양한 감도 패턴을 가지며, SnO2를 모물질로 하는 4 개의 산화물 반도체 마이크로 가스센서로 구성하였다. 다공질에 큰 비표면적을 가진 모물질에 서로 다른 촉매를 첨가하여 감지물질을 제작함으로써 저농도에 대한 감도 및 재현성을 높였고, 센서어레이 전반에서 균일한 온도 분포가 되도록 설계하였다. 마이크로 열판은 N/O/N 박막을 가진 실리콘 기관을 이용하여, 열적 고립을 위해 Al 본딩 와이어로 공기중에 부유되어 있고, CMP 공정으로 두께를 제어하여 소모 전력을 조절하였다. 400℃에서 동작하는 센서어레이로부터 얻은 감도를 이용하여 주성분 분석 기법을 통해 폭발 하한값의 범위에서 부탄, 프로판, LPG, 그리고 일산화탄소 등과 같은 폭발성 빛 유독성 가스의 증류 및 양을 신뢰성 있게 식별할 수 있었다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.243-250
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• 2001

본 논문에서는 μspring 패키지의 구조와 제조공정을 소개하고, 전기적 특성을 μBGA와 비교 분석한 결과를 제시하였다. μBGA에서와 같이 μSpring 패키지의 연결선 인덕턴스 값은 기존의 TSOP 패키지의 반 이하로서 월등한 고속 신호 전달 특성을 제공하게 된다. 또한 μSpring CSP 패키지의 경우 가장 열악한 substrate trace를 가진 핀에서도 2.9nH로 평가되어, Rambus DRAM module의 인덕턴스 규격 상한 값 4nH에 비하여, 약 25% 정도의 margin을 제공한다. μSpring CSP패키지는 μBGA의 약 50%의 제조 비용으로서 μBGA가 만족시키지 못하는 JEDEC Level 1 규격을 충족시킬 뿐만 아니라, thermal cycle 1000회를 통과하는 높은 신뢰성을 제공하여 강력한 경쟁력을 가진다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.7-13
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• 2002

적외선 열 영상 system에서 가장 핵심이 되는 BSCT 320X240 IRFPA를 구현하였다. 검출기 module은 두 개의 부분, 즉 적외선 감지 pixel의 array와 감지된 신호를 읽어내는 ROIC로 구성된다. 50-${\mu}m$의 pitch와 95-%의 fill-factor를 만족하도록, laser scriber공정과 10-${\mu}m$ 크기의 ball을 갖는 micro bump공정을 적용하였다. ROIC는 선택된 신호를 읽어서 순차적으로 출력하게 설계되었으며, 단일 transistor amplifier, HPF, tunable LPF 그리고 clamp circuit를 삽입하여 SNR이 개선되도록 설계하였다. Detector와 ROIC의 결합으로 제작된 hybrid chip은 좀더 안정한 동작을 하도록 TEC가 내장된 ceramic package에 탑재하였다. 제작된 IRFPA sample은 원하는 특성을 만족하였으며, 특히 fill-factor, 탐지도, 반응도면에서 설계의 목표에 잘 근사함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.61-66
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• 2011

차동 신호 설계 방식을 적용한 수 Gbps급 고속 디지털 시스템에서 비아 홀 및 커넥터 등에서 발생하는 임피던스 불연속은 반사손실을 유발하여 신호 전달 특성을 저하시킨다. 이에 본 논문에서는 신호 반사를 최소화하기 위한 차동 신호용 비아 구조를 제안한다. 고속 회전 라우팅 공정을 사용하여 하나의 비아를 물리적으로 분할하여 두 개의 절단된 비아 구조를 형성한다. 한쌍이 아닌 하나의 비아를 사용하여 차동 신호선을 연결함으로써 신호선 및 비아 사이의 이격거리를 일정하게 유지할 수 있고 또한 차동 신호선과 임피던스 정합을 확보하게 되어 신호 전달 성능을 개선할 수 있다. 신호 전달 특성을 비교하기 위해서 기존 비아 구조와 신규 비아 구조를 S-파라미터 시뮬레이션을 진행하고 분석하였다. 차동 신호용 비아의 설계 및 제작 후, 네트워크 분석기 측정을 통해 반사손실 및 삽입손실 등의 신호 전달 성능지표를 비교 검증하였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.40-47
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• 2007

제한적인 자원을 갖는 임베디드 시스템을 위한 영상처리 하드웨어 설계 시 메모리의 효율적인 구성은 필수적으로 고려할 사항이다. 특히 필터를 이용한 얼굴 검출 하드웨어는 필터와 입력영상을 저장하기 위해 많은 양의 메모리가 소요되기 때문에 효율적인 메모리 구성이 필요하다. 따라서 본 논문은 일반적인 필터방식의 알고리즘을 하드웨어 설계에 적절하도록 보완하여 하드웨어로 설계하였다. 설계된 하드웨어는 알고리즘 특성에 맞추어 적은 양의 내부 메모리를 사용하면서 한번 외부 메모리로부터 읽은 데이터를 다시 읽지 않도록 구성하였고, 데이터 양이 많아 외부 메모리에 저장되어 있는 필터를 효율적으로 사용하기 위해 필터의 일부를 내부 메모리로 복사하는 구조로 설계하였다. 또한 빠른 연산을 위해 여러 클럭이 소모되는 데이터 패스를 파이프라인 구조를 적용하여 연속적으로 메모리 데이터를 읽을 수 있는 구조로 설계하였다. 본 하드웨어는 xilinx 및 ARM 기반의 FPGA 환경에서 검증한 결과 1초에 25 프레임 처리가 가능하며 40KB의 내부 메모리를 사용하였고 삼성 0.18um공정을 이용하여 칩으로 제작 중이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.