인터넷 및 스마트폰 등 모바일 시장의 급성장으로 다양한 채널이 발달하여 금융거래가 급속하게 증가함으로써 시스템 자원이 부족하고 또한, 급변하는 금융시장에서 경쟁력을 잃지 않기 위하여 국내의 금융권 시스템들은 차세대를 진행하면서 경쟁적으로 프레임웍을 도입하여 프로젝트를 진행하였거나 또는 진행하고 있다. 프레임웍은 요청한 거래를 검증하고, 처리하여 결과를 반환할 수 있도록 여러 가지 편의성을 제공하지만, 동일 테이블 데이터를 매 거래마다 데이터베이스를 조회함으로써 데이터베이스 서버의 부하가 증가하고 거래 처리가 지연되는 문제점이 있다. 본 논문에서는 프레임웍 기반의 매 거래마다 동일 데이터를 데이터베이스로부터 질의함으로써 발생하는 거래처리 지연을 극복하고 보다 빠른 응답 처리를 위하여 1) 대부분 조회를 처리하는 테이블에 대해서 테이블 단위로 Primary key을 이용하여 공유메모리에 저장하고, 많은 응용프로그램 간에 공유하는 방식으로 거래를 처리함으로써 디스크 I/O나 네트워크 I/O, DBMS 자체 프로세싱을 크게 감소하여 전제적으로 시스템의 성능을 향상시키며 2) 공유메모리에 저장하고 있는 데이터와 데이터베이스 테이블에 저장된 데이터간의 동기화를 지원하는 Primary key 기반 T-Cache(Table Cache) 알고리즘을 제안한다.
The Korean government is actively promoting the hydrogen industry as a key driver of economic growth. This commitment is evident in the 2019 hydrogen economy activation roadmap and the 2021 basic plan for hydrogen economy implementation. This study quantitatively analyzes the economic impact of the hydrogen economy using input-output analysis based on the Bank of Korea's 2019 input-output table, projecting its size by 2050. Four parts dealt with production-inducing, value-added creation, employment-inducing, and wage-inducing based on a demand-driven model. The results reveal that transportation had the most remarkable economic effect throughout the hydrogen economy, and production was the least. The hydrogen economy is projected to reach 71.2 trillion won by 2050.
테이블 탑 디스플레이는 인간과 컴퓨터간의 자연스러운 상호작용을 위하여 개발된 인터페이스 중 하나이다. 이것은 인간의 직관적인 도구인 손을 이용하여 컴퓨터와 상호작용을 하기 때문에 기존의 마우스를 이용하는 시스템에 비해 사용자의 흥미를 더욱 유발시킬 수 있으며 따라서 현재 이러한 시스템을 활용하기 위한 많은 컨텐츠들이 개발되고 있다. 본 논문에서는 테이블 탑 디스플레이 인터페이스에서 자연스러운 물체의 상호작용을 지원하는 물리엔진을 구현하였다. 이를 위해 테이블 탑 평면상에서 물체의 선택을 가능하게 하는 2차원 관점의 3차원 변환을 지원하고, 물체가 이동할 때와 물체와 물체의 충돌 시 나타나는 물리현상을 벡터연산을 통해 구현하였고, 네트워크를 통해 다중 사용자 환경에서 물리엔진이 구동되도록 하였다. 본 논문에서는 테이블 탑에서 이와 같은 기능들의 구현을 에어하키 게임을 통해 보인다. 에어 하키는 테이블 위에 퍽을 놓고 라켓으로 퍽을 쳐서 상대방의 골문에 넣어 점수를 얻는 게임이다. 본 논문에서 제안한 물리엔진을 이용함으로써 사용자는 보다 실감나는 인터페이스를 느낄 수 있다.
본 논문에서는 고성능 PC 클러스터 시스템을 위한 사용자 수준 인터페이스인 Virtual Interface Architecture(VIA)를 기가비트 이더넷을 기반으로 하여 하드웨어로 구현하였다. 기가비트 이더넷 상의 하드웨어 VIA (HVIA-GE)는 PCI 33MHz/32bit 버스 기반으로 하고, 물리적인 네트워크로는 고성능 클러스터 시스템 구축을 위해 기가비트 이더넷을 채용하였으며, FPGA를 사용하여 VIA 프로토콜 엔진을 구현하였다. 주소변환 및 Doorbell 메커니즘을 커널의 간섭 없이 하드웨어로 처리하도록 하였으며, 특히 효율적인 주소변환을 위해 ATT를 HVIA-GE 카드상의 SDRAM에 저장하고 VIA 프로토콜 엔진에서 직접 처리하도록 개발하였다. 이러한 구현의 결과로 송수신시에 발생하는 통신 오버헤드를 대폭 줄이게 되었으며, 최소 11.9${\mu}\textrm{s}$의 지연 시간, 최대 93.7MB/s의 대역폭을 얻을 수 있었다 HVIA-GE는 최소 지연시간에 있어서 기가비트 이더넷 상에서 VIA의 소프트웨어 구현 방식인 M-VIA에 비해 약 4.8배, 기가비트 이더넷상에서의 TCP/IP에 비해 약 9.9배 빠른 결과를 나타내었다. 또한, 최대 대역폭에 있어서는 M-VIA에 비해 약 50.4%, TCP/IP에 비해 약 65%의 성능향상을 가져왔다.
CW (continuous wave) 도플러 레이다는 카메라와 달리 사생활 침해 문제를 해결할 수 있고, 비접촉 방식으로 신호를 얻을 수 있다는 장점이 있다. 따라서, 본 논문에서는 CW 도플러 레이다를 이용한 사람 행동 인식 시스템을 제안하고, 가속을 위한 하드웨어 설계 및 구현 결과를 제시한다. CW 도플러 레이다는 사람의 연속된 동작에 대한 신호를 측정한다. 이에, 동작 분류를 위한 단일 스펙트로그램을 얻기 위해 운동 동작의 횟수를 세는 기법을 제안하였다. 또한, 연산의 복잡도와 메모리 사용량을 최소화하기 위해 동작 분류에 BNN (binarized neural network)을 사용하였고, 검증 결과 94%의 정확도를 보임을 확인하였다. BNN의 복잡한 연산을 가속하기 위해 FPGA를 이용하여 BNN 가속기가 설계 및 구현되었다. 제안된 사람 행동 인식 시스템은 logic 7,673개, register 12,105개, combinational ALUT (adaptive look up table) 10,211개, block memory 18.7 Kb를 사용하여 구현되었으며, 성능 평가 결과 소프트웨어 구현 대비 연산 속도가 99.97% 향상되었다.
본 논문에서는 H.264/AVC의 부호기를 제작하기 위하여 DCT(Discrete Cosine Transform) 부호화와 엔트로피 부호화인 CAVLC(Context-Adaptive Variable Length Coding)를 하드웨어 IP로 설계하고 나머지 부분은 소프트웨어로 설계하는 병행설계(Co-Design)방법을 이용하였다. DCT 및 Hadamard 변환의 처리속도를 개선하기 위하여 Shift table을 제안하여 기존의 방식보다 16(%)정도 빠른 연산이 가능했다. 설계된 IP들은 Xilinx ML410보드의 Virtex-4 FX60 FPGA에 다운로드하여 MicroBlaze CPU를 이용하여 H.264/AVC의 참조 소프트웨어인 JM13.2와 연동이 가능하도록 설계하였다. 검증을 위해 각 IP에 대한 기능 시뮬레이션을 ModelSim을 이용하여 수행하였다. 마지막으로 실제 FPGA에 포팅하여 정상 동작여부를 확인하였다. 실험 결과 MicroBlaze를 이용한 S/W 연산시와 비교하여 H/W를 이용할 경우 DCT는 약 16배, CAVLC는 약 10배 빠른 처리 속도를 나타내었다. 본 연구는 H.264시스템의 H/W와 S/W의 병행설계에 관한 것이지만, 개발에 사용한 방법은 다른 임베디드 시스템 개발에도 유용하게 사용할 수 있다.
본 논문에서는 8kbps의 전송율을 가진 ITU-T C.729A 보코더에 Henja가 제안한 SOLA-B (Synchronized Overlap Add) 알고리즘을 적용하여 가변 전송율의 보코더를 TMS320C5416에 실시간 구현하였다. 이 방법은 부호화 시 SOLA-B 알고리즘을 이용하여 음성의 속도를 빠르게 해주고, 복호화 시 다시 SOLA-B 알고리즘을 이용하여 음성의 속도를 느리게 해줌으로써 정상속도의 음성을 재생시켜준다. 이때 SOLA-B 알고리즘의 계산량을 줄이기 위해 상호 상관 함수가 수행되는 샘플의 간격을 3 샘플씩 건너뛰면서 처리하였다. 실시간 구현된 G.729A 와 SOLA-B 알고리즘의 보코더는 8kbps 전송율일 때 인코더는 10.2MIPS이고 디코더에서는 2.8%MIPS의 최대 복잡도를 나타내었다. 그리고 6kbps 전송율일 때 인코더 18.3MIPS이고 디코더는 13.1MIPS의 최대 복잡도를 나타내었으며, 4kbps 전송율일 때 인코더 18.5MIPS이고 디코더에서 13.1MIPS의 최대 복잡도를 나타내었다. 사용된 메모리는 program ROM 9.7kwords, table ROM 4.5kwords, RAM 5.1kwords 정도이다. 출력된 파형은 C simulator와 Bit Exact 한 출력 결과를 보여주었다. 또한, 실시간 구현된 가변 전송율 보코더의 음질 평가를 위해 MOS 테스트를 수행한 결과 4kbp의 전송율에서 MOS값이 3.69정도로 측정되었다.
본 논문에서는 일정 토크영역에서 승압형 PFC 컨버터와 직접토크제어(DTC) 방법을 사용하여 BLDC 모터의 구동 시스템을 DSP(TMS320F2812)로 구현하였다. 기존의 6단계 PWM 전류제어와 달리 미리 정한 샘플시간 마다 간단한 look-up 표로부터 2상 도통 모드에 대한 인버터의 전압 상태 벡터를 설정함으로써 원하는 전류파형을 만들었으며 이로부터 기존의 전류제어기보다 훨씬 빠른 토크 응답특성을 얻을 수 있었다. 또한 BLDC 모터의 비 이상적인 사다리형 역기전력에 의해 발생되는 저주파 토크변동을 저감하기 위하여 위치 loop-up 표를 사용하였다. 아울러 역률을 보정하기 위해 승압형 PFC 컨버터를 구성하였고 이 때 전파 정류된 입력전압과 출력전압, 인덕터의 전류에 의해 평균전류모드 제어 방식으로 80 kHz마다 PWM 듀티(duty)가 조절 되도록 하였다. 이와 같이 복잡한 제어 알고리즘은 초고속 DSP의 출현으로 PFC와 DTC 알고리즘이 동시에 제어가 가능하며, 본 논문에서는 DTC 알고리즘을 구현할 때 DSP의 일반 범용의 출력포트를 사용하여 구현하였고 단지 PFC에서만 1개의 PWM을 사용하여 디지털 제어기를 구현하였다. 실험을 통해 DTC 알고리즘과 PFC 컨버터를 이용한 BLDC 모터 구동 시스템의 타당성과 효용성을 보였고, 실험결과로부터 PFC 컨버터를 사용하지 않았을 때는 역률이 약 0.77이었으나 PFC 컨버터를 사용하였을 때는 부하변동에 관계없이 약 0.9997로 크게 향상됨을 확인하였다.
W3C에서 표준 온톨로지 서술 언어로 OWL을 채택함에 따라 많은 온톨로지들이 OWL로 기술 및 구현되고 있다. 이와 관련된 기술 중 Jena는 HP에서 개발한 API로서 저장소는 물론 추론 엔진을 개발할 수 있는 다양한 API를 제공하고 있으며 현재 많은 시스템 개발에 이용되고 있다. 그러나 Jena2의 저장 모델은 단일 테이블에 문서의 정보를 저장하기 때문에 대용량의 온톨로지 데이터 처리에 있어 성능이 저하되는 문제점을 지닌다. 무엇보다 클래스와 프로퍼티의 계층적 구조를 고려하지 않기 때문에 계층 구조를 이용한 질의 처리 시 잦은 조인 연산으로 인해 성능이 급격하게 저하된다. 따라서 본 논문에서는 이러한 문제점들을 해결하기 위해 기존의 Jena2 API를 그대로 이용하면서 Plug-in 형식으로 적용할 수 있는 새로운 OWL 온톨로지 관계형 데이터베이스 모델을 제안한다. 제안 모델은 클래스(Class), 프로퍼티(Property), 인스턴스(Instance)의 정보들을 의미적으로 분류하여 저장하며 계층적 정보들에 대해서도 개별적으로 관리함으로써 질의 처리 성능을 향상시킨다. 또한 기존모델과 이 논문에서 제안하는 모델과의 실험 및 시뮬레이션을 통해 비교 분석 한다. 실험 및 시뮬레이션 결과에서, 제안 시스템이 Jena2보다 나은 성능을 보였다.
낸드 플래시 메모리는 저전력, 빠른 접근 속도, 저렴한 가격 등의 특징을 가지고 있어 저장장치로 널리 사용되고 있다. 하지만 낸드 플래시 메모리는 제자리 덮어쓰기가 지원되지 않아 기존의 하드 디스크 기반 응용 프로그램을 구동하기 위해서는 FTL(Flash Translation Layer)이 필요하다. FTL은 주소 매핑, 가비지 컬렉션, 마모도 균등화 작업 등을 포함하고 있어 저사양 임베디드 장치에 구현하기에는 메모리와 연산에 대한 비용이 많이 든다. 그래서 이런 장치들을 위해 낸드 플래시 메모리에 최적화된 색인 자료구조들이 연구되고 있다. 연구된 방법들은 쓰기에 소요되는 시간을 줄여 성능을 향상시켰지만 레코드 탐색에 소요되는 시간이 증가된다는 단점을 가지고 있다. 레코드 탐색시간을 증가시키지 않고 쓰기 횟수를 줄이기 위해 본 논문에서는 페이지 매핑 로그 테이블을 이용한 색인 관리 기법을 제안한다. 낸드 플래시 메모리의 단점인 제자리 덮어쓰기 불가로 인해 발생하는 페이지 쓰기 횟수를 줄이기 위해 매핑 로그 테이블은 B+ 트리에서 변경된 노드 페이지 주소를 저장하고 레코드 검색 시 이를 이용한다. 실험 평가를 통해 제안된 기법은 다른 기법들과 비교 시 레코드 탐색에서 발생하는 페이지 읽기 횟수를 최대 약 61% 줄였으며, 레코드 삽입에서 페이지 쓰기 횟수를 최대 약 31% 줄일 수 있었다.
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[게시일 2004년 10월 1일]
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