• 전자공학회논문지B
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• 제32B권6호
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• pp.868-875
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• 1995

This paper presents a method of constructing the multiple-valued combinational logic systems(MVCLS) by decision diagram. The switching function truth table of MVCLS is transformed into canonical normal form of sum-of-products(SOP) with literals at first. Next, the canonical normal form of SOP is transfered into multiple-valued logic decision diagram(MVLDD). The selecting of variable ordering is very important in this stage. The MVLDDs are quite different from each other according to the variable ordering. Sometimes the inadequate variable ordering produces a very large size of MVLDD means the large size of circuit implementation. An algorithm for generating the proper variable ordering produce minimal MVLDD and an example shows the verity of the algorithm. The circuits are realized with T-gate acceording to the minimal MVLDD.

• 한국전산구조공학회:학술대회논문집
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• 한국전산구조공학회 1992년도 봄 학술발표회 논문집
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• pp.89-94
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• 1992

구조물의 비탄성 지진응답을 예측하기 위하여 수행되는 진동대 실험(Shaking Table Test)과 준정적 실험(Quasic-Static Test)의 각 장점을 조합한 유사동적 실험(Pseudodynamic Test)은 실물 크기 구조물의 비탄성 거동온 파악하는 데 널리 사용되고 있다. 이러한 유사동적 실험에서는 구조물에 변위이력의 정확한 가력 및 측정이 가장 중요하다. 측정된 변위와 계산된 변위의 차를 조절오차(Control Error)라고 하며, 임의의 단계에서 측정된 변위를 조정하므로서 그 다음 단계의 조절오차 및 측정오차(Measurement Error)를 감소시킬 수 있다. 따라서 개선된 유사동적 실험의 알고리즘을 얻을 수 있다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2004년도 추계학술대회 학술발표 논문집 제14권 제2호
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• pp.457-460
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• 2004

본 논문에서는 새로운 방법의 Fuzzy PID 제어기를 제안한다 우선 절대형 디지털 PID 제어기에서 두 가지 문제점이 있다. 첫째는 매 제어 주기마다 많은 데이터의 합을 구해야 하므로 계산시간이 많이 소요되고, 둘째는 이 계산을 위해 이전의 모든 데이터를 보관하고 있어야 되기 때문에 메모리가 많이 필요한 문제점이 있다. 위의 문제점을 개선하기 위해 속도형 디지털 PID 제어기를 사용한다. 제안한 제어기에서는 PIB 제어기의 목표 값과 현재 출력 값의 차인 크리스퍼(crisp) 출력 오차를 그대로 사용하지 않고 퍼지추론의 단계는 가지면서 Rule Table은 갖지 않는 특징이 있으며 출력 소속 함수에 두 변수의 관계와 범위에 의해 도식화된 영역에서 삼각형 무게 중심법으로 비퍼지화된 비선형 출력 값을 PID 계수에 인가하는 새로운 Fuzzy PID 제어기를 제안한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 학술대회 논문집 전문대학교육위원
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• pp.79-84
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• 2000

This paper presents an implementation of digital position control system for an induction motor vector drives by a direct torque control(DTC) using the 16bit DSP TMS320 F240. The DSP controller enable enhanced real time algorithm and cost-effective design of intelligent controller for motors which can be yield enhanced operation, fewer system components, lower system cost, increased efficiency and high performance. The system presented are stator flux and torque observer using current model that inputs are current sensing of motor terminal and rotor angle for a low speed operating area, two hysteresis controller, optimal switching look-up table, and IGBT voltage source inverter by fully integrated control software. The developed control system are shown a good motion control response characteristic results and high performance features using 2.2Kw general purposed induction motor.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.373-376
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• 1999

In tills paper, we design it decoder for the FLEX high speed paging protocol. The decoder that we design consists of a synchronizer, a de-interleaver, a error corrector and a packet builder In the FLEX protocol, a word is coded using HCH algorithm. In this design, we do not use a look-up table in order to decrease a chip area of the BCH decoder. The simulation result shows that the decoder is correctly designed

• 전자공학회논문지S
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• 제35S권3호
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• pp.1-8
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• 1998

In this paper, we propose a Neural Call Admission Control (CAC) method using a Sparse Distributed Memory(SDM). CAC is a key technology of TM network traffic control. It should be adaptable to the rapid and various changes of the ATM network environment. conventional approach to the ATM CAC requires network analysis in all cases. So, the optimal implementation is said to be very difficult. Therefore, neural approach have recently been employed. However, it does not mett the adaptability requirements. because it requires additional learning data tables and learning phase during CAC operation. We have proposed a neural network CAC method based on SDM that is more actural than conventioal approach to apply it to CAC. We compared it with previous neural network CAC method. It provides CAC with good adaptability to manage changes. Experimenatal results show that it has rapid adaptability and stability without additional learning table or learning phase.

• 디지털산업정보학회논문지
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• 제8권1호
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• pp.107-115
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• 2012

This paper proposes on the structure for reducing the circuit area and increasing the computation speed in implementing to hardware using the SEED algorithm of a 128-bit block cipher. SEED cipher can be implemented with S/W or H/W method. It should be important that we have minimize the area and computation time in H/W implementation. To increase the computation speed, we used the structure of the pipelined systolic array, and this structure is a simple thing without including any buffer at the input and output circuit. This circuit can record the encryption rate of 320 Mbps at 10 MHz clock. We have designed the circuit with the Verilog HDL coding showing the circuit performances in the figures and the table.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2008년도 International Symposium on Remote Sensing
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• pp.398-401
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• 2008

With the advance of internet and computer processing technique, users can easily access and use the multimedia contents involving the various pictures, videos and audios information. And users request more convenient and accurate multimedia services. In these environments, it is difficulties to integrate and manage metadata standards because there are various standards in multimedia applications according to types of services and data formats individually. In this paper, we design and implement the multimedia metadata management system for integrating from heterogeneous sources. In our system, we managed heterogeneous metadata by integrating to unified schema using mapping table. Through proposed system, users can search multimedia data easily without considering variety of application services.

• 한국컴퓨터산업학회논문지
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• 제2권9호
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• pp.1183-1190
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• 2001

본 논문에서는 아날로그의 비디오 신호를 디지털로 부호화하는데 기존과 다른 파이프라인 방식을 사용하도록 하였다. 부호화기의 전체 동작을 화소 클럭비에 따른 파이프라인 구조로 설계하여 각 하위 블록들의 동작 타이밍을 확보하여 시스템을 안정화시켰으며 고정된 계수와 곱셈의 경우 기존의 ROM 테이블 또는 곱셈기 방식을 사용하지 않고 쉬프트와 덧셈기 방식으로 설계함으로써 시스템의 복잡도를 줄이며 논리 게이트 수를 15%줄이는 효과를 보였다. 설계된 부호화기는 각각의 하위 블록으로 나누어 VHDL로 설계하였고, Max+plusII를 이용한 FPGA로 동작 확인을 하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2001년도 추계학술발표대회 논문집 제20권 2호
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• pp.9-12
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• 2001

본 논문에서는 유럽 통신 표준화기구인 ETSI 의 SMGll에서 채택된 GSM Full Rate(FR) 보코더 알고리wma[1]을 Teak DSP Core를 이용하여 실시간 구현하였다. GSM FR 보코더는 유럽에서 사용하는 통신 시스템인 GSM 의 full-rate Traffic Channel(TCH)의 표준 코덱[2]으로서 GSM HR, GSM EFR GSM AMR과 더불어 모뎀칩 내에 장착되는 필수적인 음성 서비스이다. 구현된 GSM FR는 13.05kbps의 비트율을 가지고 있으며, 인코더와 디코더 기능 외에 voice activity detection(VAD)[3]블록과 DTX[4]블록 등의 부가 기능도 구현되어 있다. 구현에 사용된 Teak[5]는 DSP Group 의 16bit고정 소수점 DSP core로서 최대 140MIPS 의 성능을 낼 수 있고 400bits ALU 와 두개의 MAC 이 장착되어 있어 음성 및 채널 부호화기의 실시간 처리에 최적화 되어있다. 구현된 GSM FR 은 인코더와 디코더 부분이 각각 약 235 MIPS 및 1.19MIPS 의 복잡도를 나타내며, 사용된 메모리는 프로그램 ROM 3.9K words, 데이터 ROM(table) 396 words 및 RAM 932words이다.