• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.285-289
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• 2006

In this paper, a design and implementation of GPS/Galileo software receiver is given. As a GPS receiver, it is able to perform every function of receiver such as acquisition, code and carrier tracking, navigation bit extraction, navigation data decoding, pseudorange calculations, and position calculations. A method to acquire and track the Galileo BOC(1,1) signal is also required because the correlation of BOC(1,1) signal has multiple peaks different from that of GPS signal. Therefore, a method to detect the main-peak in correlation function of BOC signal is required to avoid false acquisition. In this paper, very-early, very late correlation is implemented to track the correct main peak. The performance of implemented GPS/Galileo software receiver with BOC(1,1) signal tracking feature is evaluated with GPS/Galileo IF signal generator.

• 한국위성정보통신학회논문지
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• 제4권1호
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• pp.36-44
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• 2009

본 논문에서는 위성항법신호감시국에 대한 핵심기술인 FPGA 기반의 위성항법수신기를 구현하여 갈릴레오 E1 및 E5 신호처리 동작검증 및 처리결과를 제시하였다. 성능 검증을 위해 시제품 형태의 위성항법안테나, 112MHz 샘플링 주파수 및 8비트 양자화 레벨을 제공하는 RF/IF 유니트를 이용하여 갈릴레오 시험위성인 지오베-B(GIOVE-B)로부터 E1 및 E5를 수신하여 이용하였고, 수신된 데이터에 대한 신호처리 수행을 통해, FPGA 기반의 항법수신기 모듈에서 갈릴레오 E1 및 E5 신호가 정상적으로 동작됨을 입증하였다.

• 대한전자공학회논문지TC
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• 제40권12호
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• pp.155-160
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• 2003

ADC (Analog-to-Digital Converter) 와 DSP (Digital Signal Processor) 의 성능이 향상됨에 따라 아날로그 방식으로 처리하던 IF(Intermidiate Frequency) 대역의 신호를 디지털 방식으로 처리할 수 있게 되었다. 이를 디지털 라디오 또는 디지털 IF라 하고 이는 SDR (software definied radio) 의 초기단계라 할 수 있다. 디지털 라디오 개념을 수신단에 적용할 경우 오버샘플링에 의한 처리 이득을 얻을 수 있으며, 다중 캐리어방식의 수신단 설계가 가능하다. 디지털 수신기에서는 연산량 이득을 위해 데시메이션이 이루어지며, CIC (Cascaded Integrated Comb) 및 halfbandHalfband 필터 등이 앨리어싱방지 필터로 사용된다. 그런데, CIC 필터는 필연적으로 통과대역 내에서 롤 오프 현상이 발생하며, 이것은 수신단 필터의 통과대역 평탄도를 악화시켜서 수신성능의 저하를 초래한다. FIR 필터를 이용하여 보상해 주어야 한다. 본 논문에서는 W-CDMA 디지털 수신기의 수신성능에 최적인 CIC 롤오프 보상 필터를 설계방법을 제시하고, 설계된 필터가 CIC필터의 롤오프 특성을 보상하여 BER(Bit Error Rate)을 최소화시킴을 컴퓨터 시뮬레이션을 통해 확인하였다. 필터 성능을 검증하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2000년도 제15차 학술회의논문집
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• pp.97-97
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• 2000

In this paper, a signal processing algorithm for software GPS receiver is proposed. The signal processor takes snapshot of the sampled If signal from the RF section of the GPS receiver. All the processing for code and carrier tracking and correlation are implemented using the digital signal processing techniques. In order to achieve fast code acquisition, correlation of the incoming GPS signal is performed using the FFT method, After code acquisition, to reduce the Doppler shift effect and increase the accuracy, the interpolation or the tracking are performed. The performance of the proposed processing algorithm is first evaluated using matlab/simulink. A signal acquisition board for sampling and logging GPS IF signal form the Mitel GPS RF chip set is constructed. In order to analyze the performance of the designed algorithm the experiments are performed and the results are analyzed.

• 한국항공우주학회지
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• 제39권2호
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• pp.178-182
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• 2011

Dubaisat-1 저궤도 위성을 위한 FSK 수신기 RF 블록이 개발되었다. 수신기는 위성 명령을 위한 상향링크 채널에 주파수 편이 보상을 위한 도플러 추적 기능을 가지고 있다. 수신기는 LNA, 주파수 하향기 그리고 중간주파수 모듈로 구성되어 있다. 중간주파수 모듈은 입력신호에 대한 추종 및 고정을 위한 도플러 추적회로를 가지고 있다. 수신기는 무게, 전력소모, 추적속도 및 BER 등의 Dubaisat-1 요구사항을 만족한다.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.58-62
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• 2010

본 논문에서는 갈릴레오 수신기 구조의 요구사항을 검토한 후 시뮬레이션을 통해 RF 성능 파라미터들이 갈릴레오 수신기 성능에 어떠한 영향을 주는지 알아보았다. 먼저 갈릴레오 시스템의 일반사항과 갈릴레오 수신기의 구조 및 특성에 대해 고찰하였고, 갈릴레오 수신기의 성능 분석을 위해 에질런트사의 ADS(Advanced Design System)를 이용하여 15 % EVM에 상응하는 16 dB C/N의 갈릴레오 수신기 성능 요구 규격에 초점을 맞춰 갈릴레오 수신기를 설계하였다. AGC(Automatic Gain Control) 동작을 확인하기 위해 수신 파워에 따른 출력 IF의 변화량을 확인하였으며, 일정한 IF 출력을 통해 정상적인 AGC 동작을 확인하였다. 수신기 입력 파워에 의한 성능 분석과 수신기 국부 발진기의 위상 잡음 변경에 따른 성능 열화 분석을 통해 -127 dBm의 입력 파워에서 EVM(Error Vector Magnitude) 변화를 알아보았다. 또한 AGC의 이득 범위(-2.5 dB ~ +42.5 dB)에 의해 결정된 -92 dBm ~ -139 dBm의 입력 파워에서 ADC(Analog to Digital Converter)의 비트 변경에 따른 성능 분석을 하였으며, LO의 위상 잡음이 감소하고 ADC의 비트가 증가함에 따라 EVM이 향상 됨을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.595-604
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• 2016

Utilizing a standard 130-nm CMOS process, a RF frontend is designed at 24 GHz for automotive collision avoidance radar application. Single IF direct conversion receiver (DCR) architecture is adopted to achieve high integration level and to alleviate the DCR problem. The proposed frontend is composed of a two-stage LNA and downconversion mixers. To save power consumption, and to enhance gain and linearity, stacked NMOS-PMOS $g_m$-boosting technique is employed in the design of LNA as the first stage. The switch transistors in the mixing stage are biased in subthreshold region to achieve low power consumption. The single balanced mixer is designed in PMOS transistors and is also realized based on the well-known folded architecture to increase voltage headroom. This frontend circuit features enhancement in gain, linearity, and power dissipation. The proposed circuit showed a maximum conversion gain of 19.6 dB and noise figure of 3 dB at the operation frequency. It also showed input and output return losses of less than -10 dB within bandwidth. Furthermore, the port-to-port isolation illustrated excellent characteristic between two ports. This frontend showed the third-order input intercept point (IIP3) of 3 dBm for the whole circuit with power dissipation of 6.5 mW from a 1.5 V supply.

• 천문학회보
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• 제37권1호
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• pp.66.1-66.1
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• 2012

We have developed superconducting mixer receivers for 129 GHz VLBI observation in Korean VLBI Network(KVN). The developed mixer has a radial waveguide probe with simple transmission line LC transformer as a tuning circuit to its 5 series-connected junctions, which can have 125-165 GHz as operation RF frequency. For IF signal path a high impedance quarter-wavelength line connects the probe to one end of symmetric RF chokes. DSB receiver noise of the mixer was about 40 K over 4-6 GHz IF band whereas we achieved about uncorrected SSB noise temperature of 70 K and better than 10 dB IRR in 2SB configuration with 8-10 GHz IF band. Insert-type receiver cartridges using the mixers have been assembled for all three KVN stations. On-site performance summary in commissioning phase is presented.

• 전자공학회논문지A
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• 제33A권11호
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• pp.1-9
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• 1996

In the following paper, new architectural algorithm of clock and data recovery circuit is proposed for 622.08 Mbps optical communication receiver. New algorithm makes use of charge pump PLL using voltage controlled ring oscillator and extracts 8-channel 77.76 MHz clock signals, which are delayed by i/8 (i=1,2, ...8), to convert and recover 8-channel parallel data from 662.08 Mbps MRZ serial data. This circuit includes clock genration block to produce clock signals continuously even if input data doesn't exist. And synchronization of data and clock is doen by the method which compares 1/2 bit delayed onput data and decided dta by extracted clock signals. Thus, we can stabilize frequency and phase of clock signal even if input data is distorted or doesn't exist and simplify receiver architecture compared to traditional receiver's. Also it is possible ot realize clock extraction, data decision and conversion simulataneously. Verification of this algorithm is executed by DESIGN CENTER (version 6.1) using test models which are modelized by analog behavior modeling and digital circuit model, modified to process input frequency sufficiently, in SPICE.

• 마이크로전자및패키징학회지
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• 제7권3호
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• pp.19-25
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• 2000

본 논문에서는 5 MHz의 채널 대역폭을 갖는 IMT-2000단말기용 RF 수신모듈을 설계하여 제작하였다. 제작된 RF수신모듈은 저잡음증폭기, RF SAW필터, 하향 변환기, IF SAW필터, AGC, PLL 주파수합성기로 구성되어졌다. 저잡음증폭기의 잡음지수와 IIP3는 2.14 GHz에서 0.8 dB와 3 dBm이고, 하향 변환기의 변환이득은 10 dB, AGC의 활성영역은 80 dB이었고, PLL의 위상잡음은 100 kHz에서 -100 dBc이였다. 수신모듈의 수신감도는 -48 dBm으로 제작되었다.